Receptor HDMI d'interfície multimèdia d'alta definició MICROCHIP PolarFire FPGA
Introducció (fer una pregunta)
El receptor IP de la interfície multimèdia d'alta definició (HDMI) de Microchip admet la recepció de dades de vídeo i paquets d'àudio descrita a l'especificació estàndard HDMI. HDMI RX IP està dissenyat específicament per a dispositius FPGA PolarFire® FPGA i PolarFire System on Chip (SoC) compatibles amb HDMI 2.0 per a resolucions de fins a 1920 × 1080 a 60 Hz en mode d'un píxel i fins a 3840 × 2160 a 60 Hz en mode de quatre píxels. RX IP admet Hot Plug Detect (HPD) per controlar l'encesa o apagat i desconnectar o connectar els esdeveniments per indicar la comunicació entre la font HDMI i la pica HDMI.
La font HDMI utilitza el canal de dades de visualització (DDC) per llegir les dades d'identificació de la pantalla ampliada (EDID) del lavabo per descobrir la configuració i/o les capacitats del lavabo. El HDMI RX IP té un EDID preprogramat, que una font HDMI pot llegir a través d'un canal I2C estàndard. Els transceptors de dispositius PolarFire FPGA i PolarFire SoC FPGA s'utilitzen juntament amb RX IP per deserialitzar dades en sèrie en dades de 10 bits. Es permet que els canals de dades a HDMI tinguin una inclinació considerable entre ells. L'HDMI RX IP elimina la distorsió entre els canals de dades mitjançant First-In First-Out (FIFO). Aquesta IP converteix les dades de senyalització diferencial minimitzada de transició (TMDS) rebudes de la font HDMI a través del transceptor en dades de píxels RGB de 24 bits, dades d'àudio de 24 bits i senyals de control. Els quatre testimonis de control estàndard especificats al protocol HDMI s'utilitzen per alinear les dades durant la deserialització.
Resum
La taula següent proporciona un resum de les característiques de l'HDMI RX IP.
Taula 1. Característiques IP HDMI RX
| Versió bàsica | Aquesta guia d'usuari admet HDMI RX IP v5.4. |
| Famílies de dispositius compatibles |
|
| Flux d'eines compatibles | Requereix Libero® SoC v12.0 o versions posteriors. |
| Interfícies suportades | Les interfícies compatibles amb HDMI RX IP són:
|
| Llicència | HDMI RX IP es proporciona amb les dues opcions de llicència següents:
|
Característiques
HDMI RX IP té les següents característiques:
- Compatible amb HDMI 2.0
- Admet 8, 10, 12 i 16 bits de profunditat de color
- Admet formats de color com RGB, YUV 4:2:2 i YUV 4:4:4
- Admet un o quatre píxels per entrada de rellotge
- Admet resolucions de fins a 1920 ✕ 1080 a 60 Hz en mode One Pixel i fins a 3840 ✕ 2160 a 60 Hz en mode Quatre píxels.
- Detecta la connexió en calent
- Admet l'esquema de descodificació - TMDS
- Admet entrada DVI
- Admet el canal de dades de visualització (DDC) i el canal de dades de visualització millorat (E-DDC)
- Admet la interfície de vídeo de flux nativa i AXI4 per a la transferència de dades de vídeo
- Admet la interfície d'àudio nativa i AXI4 Stream per a la transferència de dades d'àudio
Funcions no compatibles
A continuació es mostren les funcions no compatibles de HDMI RX IP:
- El format de color 4:2:0 no és compatible.
- High Dynamic Range (HDR) i High-bandwidth Digital Content Protection (HDCP) no són compatibles.
- La freqüència d'actualització variable (VRR) i el mode de baixa latència automàtica (ALLM) no són compatibles.
- No s'admeten els paràmetres de temporització horitzontal que no són divisibles per quatre en el mode de quatre píxels.
Instruccions d'instal·lació
El nucli IP s'ha d'instal·lar automàticament al catàleg IP del programari Libero SoC mitjançant la funció d'actualització del catàleg IP del programari Libero SoC, o bé es descarrega manualment del catàleg. Un cop instal·lat el nucli IP al catàleg IP del programari Libero SoC, es configura, es genera i s'instancia dins de Smart Design per incloure'l al projecte Libero.
Dispositius font provats (fer una pregunta)
La taula següent enumera els dispositius d'origen provats.
Taula 1-1. Dispositius de fonts provades
| Dispositius | Mode píxel | Resolucions provades | Profunditat de color (bit) | Mode de color | Àudio |
| Analitzador HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS i 1080P 60 FPS | 8 | RGB, YUV444 i YUV422 | Sí |
| 1080P 30 FPS | 8, 10, 12 i 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS i 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 i 16 | ||||
| 4K 30 FPS | 8, 10, 12 i 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Sí |
| 4 | 1080P 60 FPS i 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Sí |
| 4 | 4K 30 FPS i 4K 60 FPS | ||||
| Comprovador HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS i 1080P 60 FPS | 8 | RGB, YUV444 i YUV422 | Sí |
| 1080P 30 FPS | 8, 10, 12 i 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS i 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 i 16 | ||||
| Kit NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 FPS | 8 | RGB | No |
| 4 | 4K 60 FPS |
Configuració IP HDMI RX (fer una pregunta)
Aquesta secció ofereix un finalview de la interfície HDMI RX IP Configurator i els seus components. El configurador IP HDMI RX proporciona una interfície gràfica per configurar el nucli HDMI RX. Aquest configurador permet a l'usuari seleccionar paràmetres com ara Nombre de píxels, Nombre de canals d'àudio, Interfície de vídeo, Interfície d'àudio, SCRAMBLER, Profunditat de color, Format de color, Banc de proves i Llicència. La interfície del configurador inclou menús desplegables i opcions per personalitzar la configuració. Les configuracions clau es descriuen a la Taula 4-1. La figura següent en proporciona un detall view de la interfície HDMI RX IP Configurator.
Figura 2-1. Configurador IP HDMI RX
La interfície també inclou els botons D'acord i Cancel·la per confirmar o descartar les configuracions.
Implementació de maquinari (fer una pregunta)
Les figures següents descriuen la interfície HDMI RX IP amb transceptor (XCVR).
Figura 3-1. Diagrama de blocs HDMI RX
Figura 3-2. Diagrama de blocs detallat del receptor
HDMI RX consta de tres stages:
- L'alineador de fase alinea les dades paral·leles pel que fa als límits del testimoni de control mitjançant el lliscament de bits del transceptor.
- El descodificador TMDS converteix les dades codificades de 10 bits en dades de píxels de vídeo de 8 bits, dades de paquets d'àudio de 4 bits i senyals de control de 2 bits.
- Els FIFO eliminen el desviament entre els rellotges dels carrils R, G i B.
Alineador de fases (fer una pregunta)
Les dades paral·leles de 10 bits de l'XCVR no sempre estan alineades respecte als límits de les paraules codificades amb TMDS. Les dades paral·leles s'han de desplaçar i alinear per descodificar les dades. L'alineador de fases alinea les dades paral·leles entrants als límits de les paraules mitjançant la funció de lliscament de bits de l'XCVR. XCVR en el mode Per-Monitor DPI Awareness (PMA) permet la funció de lliscament de bits, on ajusta l'alineació de la paraula deserialitzada de 10 bits per 1 bit. Cada vegada, després d'ajustar la paraula de 10 bits per la posició de lliscament d'1 bit, es compara amb qualsevol dels quatre fitxes de control del protocol HDMI per bloquejar la posició durant el període de control. La paraula de 10 bits està correctament alineada i es considera vàlida per al s següenttages. Cada canal de color té el seu propi alineador de fase, el descodificador TMDS comença a descodificar només quan tots els alineadors de fase estan bloquejats per corregir els límits de les paraules.
Decodificador TMDS (fer una pregunta)
El descodificador TMDS descodifica els 10 bits deserialitzats del transceptor en dades de píxels de 8 bits durant el període de vídeo. HSYNC, VSYNC i PACKET HEADER es generen durant el període de control a partir de les dades del canal blau de 10 bits. Les dades del paquet d'àudio es descodifiquen al canal R i G cadascun amb quatre bits. El descodificador TMDS de cada canal funciona amb el seu propi rellotge. Per tant, pot tenir una certa inclinació entre els canals.
Desviació de canal a canal (fer una pregunta)
S'utilitza una lògica de desviació basada en FIFO per eliminar la inclinació entre els canals. Cada canal rep un senyal vàlid de les unitats d'alineació de fase per indicar si les dades entrants de 10 bits de l'alineador de fase són vàlides. Si tots els canals són vàlids (han assolit l'alineació de fase), el mòdul FIFO comença a passar dades pel mòdul FIFO utilitzant senyals d'habilitació de lectura i escriptura (escriptura i lectura contínua). Quan es detecta un testimoni de control a qualsevol de les sortides FIFO, el flux de lectura se suspèn i es genera un senyal detectat de marcador per indicar l'arribada d'un marcador particular al flux de vídeo. El flux de lectura només es reprèn quan aquest marcador ha arribat als tres canals. Com a resultat, s'elimina el desviament rellevant. Els FIFO de rellotge dual sincronitzen els tres fluxos de dades amb el rellotge del canal blau per eliminar el desviament rellevant. La figura següent descriu la tècnica de desajustament de canal a canal.
Figura 3-3. Desviació de canal a canal
DDC (fer una pregunta)
El DDC és un canal de comunicació basat en l'especificació del bus I2C. La font utilitza ordres I2C per llegir informació de l'E-EDID d'un lavabo amb una adreça esclau. L'HDMI RX IP utilitza EDID predefinit amb resolucions múltiple que admet resolucions de fins a 1920 ✕ 1080 a 60 Hz en mode One Pixel i fins a 3840 ✕ 2160 a 60 Hz en mode Four Pixel.
L'EDID representa el nom de visualització com a pantalla Microxip HDMI.
Paràmetres HDMI RX i senyals d'interfície (fer una pregunta)
Aquesta secció tracta els paràmetres del configurador de la GUI HDMI RX i els senyals d'E/S.
Paràmetres de configuració (fer una pregunta)
La taula següent enumera els paràmetres de configuració de l'IP HDMI RX.
Taula 4-1. Paràmetres de configuració
| Nom del paràmetre | Descripció |
| Format de color | Defineix l'espai de color. Admet els formats de color següents:
|
| Profunditat de color | Especifica el nombre de bits per component de color. Admet 8, 10, 12 i 16 bits per component. |
| Nombre de píxels | Indica el nombre de píxels per entrada de rellotge:
|
| ESCRAMBLER | Suport per a resolució 4K a 60 fotogrames per segon:
|
| Nombre de canals d'àudio | Admet nombre de canals d'àudio:
|
| Interfície de vídeo | Natiu i corrent AXI |
| Interfície d'àudio | Natiu i corrent AXI |
| Banc de proves | Permet la selecció d'un entorn de banc de proves. Admet les opcions de banc de proves següents:
|
| llicència | Especifica el tipus de llicència. Proporciona les dues opcions de llicència següents:
|
Ports (fer una pregunta)
La taula següent enumera els ports d'entrada i sortida de l'IP HDMI RX per a la interfície nativa quan el format de color és RGB.
Taula 4-2. Entrada i sortida per a la interfície nativa
| Nom del senyal | Direcció | Amplada (bits) | Descripció |
| RESET_N_I | Entrada | 1 | Senyal de restabliment asíncron actiu-baix |
| R_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal "R" de XCVR |
| G_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal "G" de XCVR |
| B_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal "B" de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Senyal de restabliment d'edid asíncron actiu-baix |
| R_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del canal "R". |
| G_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del canal "G". |
| B_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del canal "B". |
| Nom del senyal | Direcció | Amplada (bits) | Descripció |
| DATA_R_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del canal "R" de XCVR |
| DATA_G_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del canal "G" de XCVR |
| DATA_B_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del canal "B" de XCVR |
| SCL_I | Entrada | 1 | Entrada de rellotge sèrie I2C per a DDC |
| HPD_I | Entrada | 1 | El connector calent detecta el senyal d'entrada. La font està connectada a l'aigüera El senyal HPD hauria de ser alt. |
| SDA_I | Entrada | 1 | Entrada de dades sèrie I2C per a DDC |
| EDID_CLK_I | Entrada | 1 | Rellotge del sistema per al mòdul I2C |
| BIT_SLIP_R_O | Sortida | 1 | Senyal de lliscament de bits al canal "R" del transceptor |
| BIT_SLIP_G_O | Sortida | 1 | Senyal de lliscament de bits al canal "G" del transceptor |
| BIT_SLIP_B_O | Sortida | 1 | Senyal de lliscament de bits al canal "B" del transceptor |
| VIDEO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades de vídeo |
| AUDIO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades d'àudio |
| H_SYNC_O | Sortida | 1 | Pols de sincronització horitzontal |
| V_SYNC_O | Sortida | 1 | Pols de sincronització vertical actiu |
| R_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "R" descodificades |
| G_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "G" descodificades |
| B_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "B" descodificades |
| SDA_O | Sortida | 1 | Sortida de dades sèrie I2C per a DDC |
| HPD_O | Sortida | 1 | El connector calent detecta el senyal de sortida |
| ACR_CTS_O | Sortida | 20 | Temps del cicle de regeneració del rellotge d'àudioamp valor |
| ACR_N_O | Sortida | 20 | Paràmetre del valor de regeneració del rellotge d'àudio (N). |
| ACR_VALID_O | Sortida | 1 | Senyal vàlid de regeneració del rellotge d'àudio |
| AUDIO_SAMPLE_CH1_O | Sortida | 24 | Àudio del canal 1amples dades |
| AUDIO_SAMPLE_CH2_O | Sortida | 24 | Àudio del canal 2amples dades |
| AUDIO_SAMPLE_CH3_O | Sortida | 24 | Àudio del canal 3amples dades |
| AUDIO_SAMPLE_CH4_O | Sortida | 24 | Àudio del canal 4amples dades |
| AUDIO_SAMPLE_CH5_O | Sortida | 24 | Àudio del canal 5amples dades |
| AUDIO_SAMPLE_CH6_O | Sortida | 24 | Àudio del canal 6amples dades |
| AUDIO_SAMPLE_CH7_O | Sortida | 24 | Àudio del canal 7amples dades |
| AUDIO_SAMPLE_CH8_O | Sortida | 24 | Àudio del canal 8amples dades |
| HDMI_DVI_MODE_O | Sortida | 1 | Els següents són els dos modes:
|
La taula següent descriu els ports d'entrada i sortida de HDMI RX IP per a la interfície de vídeo de flux AXI4.
Taula 4-3. Ports d'entrada i sortida per a la interfície de vídeo de flux AXI4
| Nom del port | Direcció | Amplada (bits) | Descripció |
| TDATA_O | Sortida | NOMBRE DE PIXELS ✕ Profunditat de color ✕ 3 bits | Sortida de dades de vídeo [R, G, B] |
| TVALID_O | Sortida | 1 | Sortida de vídeo vàlida |
| Nom del port | Direcció | Amplada (bits) | Descripció |
| TLAST_O | Sortida | 1 | Senyal de final de trama de sortida |
| TUSER_O | Sortida | 3 |
|
| TSRB_O | Sortida | 3 | Sortida de dades de vídeo estroboscópica |
| TKEEP_O | Sortida | 3 | Manteniment de dades de vídeo de sortida |
La taula següent descriu els ports d'entrada i sortida de HDMI RX IP per a la interfície d'àudio de flux AXI4.
Taula 4-4. Ports d'entrada i sortida per a la interfície d'àudio de flux AXI4
| Nom del port | Direcció | Amplada (bits) | Descripció |
| AUDIO_TDATA_O | Sortida | 24 | Sortida de dades d'àudio |
| AUDIO_TID_O | Sortida | 3 | Canal de sortida d'àudio |
| AUDIO_TVALID_O | Sortida | 1 | Sortida d'àudio senyal vàlid |
La taula següent enumera els ports d'entrada i sortida de l'IP HDMI RX per a la interfície nativa quan el format de color és YUV444.
Taula 4-5. Entrada i sortida per a la interfície nativa
| Nom del port | Direcció | Amplada (bits) | Descripció |
| RESET_N_I | Entrada | 1 | Senyal de restabliment asíncron actiu-baix |
| LANE3_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal del carril 3 de XCVR |
| LANE2_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal del carril 2 de XCVR |
| LANE1_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal del carril 1 de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Senyal de restabliment d'edid asíncron actiu-baix |
| LANE3_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del carril 3 |
| LANE2_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del carril 2 |
| LANE1_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del carril 1 |
| DATA_LANE3_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del carril 3 de XCVR |
| DATA_LANE2_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del carril 2 de XCVR |
| DATA_LANE1_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del carril 1 de XCVR |
| SCL_I | Entrada | 1 | Entrada de rellotge sèrie I2C per a DDC |
| HPD_I | Entrada | 1 | El connector calent detecta el senyal d'entrada. La font està connectada a l'aigüera El senyal HPD hauria de ser alt. |
| SDA_I | Entrada | 1 | Entrada de dades sèrie I2C per a DDC |
| EDID_CLK_I | Entrada | 1 | Rellotge del sistema per al mòdul I2C |
| BIT_SLIP_LANE3_O | Sortida | 1 | Senyal de lliscament de bits al carril 3 del transceptor |
| BIT_SLIP_LANE2_O | Sortida | 1 | Senyal de lliscament de bits al carril 2 del transceptor |
| BIT_SLIP_LANE1_O | Sortida | 1 | Senyal de lliscament de bits al carril 1 del transceptor |
| VIDEO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades de vídeo |
| AUDIO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades d'àudio |
| H_SYNC_O | Sortida | 1 | Pols de sincronització horitzontal |
| V_SYNC_O | Sortida | 1 | Pols de sincronització vertical actiu |
| Nom del port | Direcció | Amplada (bits) | Descripció |
| Y_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "Y" descodificades |
| Cb_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "Cb" descodificades |
| Cr_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "Cr" descodificades |
| SDA_O | Sortida | 1 | Sortida de dades sèrie I2C per a DDC |
| HPD_O | Sortida | 1 | El connector calent detecta el senyal de sortida |
| ACR_CTS_O | Sortida | 20 | Temps del cicle de regeneració del rellotge d'àudioamp valor |
| ACR_N_O | Sortida | 20 | Paràmetre del valor de regeneració del rellotge d'àudio (N). |
| ACR_VALID_O | Sortida | 1 | Senyal vàlid de regeneració del rellotge d'àudio |
| AUDIO_SAMPLE_CH1_O | Sortida | 24 | Àudio del canal 1amples dades |
| AUDIO_SAMPLE_CH2_O | Sortida | 24 | Àudio del canal 2amples dades |
| AUDIO_SAMPLE_CH3_O | Sortida | 24 | Àudio del canal 3amples dades |
| AUDIO_SAMPLE_CH4_O | Sortida | 24 | Àudio del canal 4amples dades |
| AUDIO_SAMPLE_CH5_O | Sortida | 24 | Àudio del canal 5amples dades |
| AUDIO_SAMPLE_CH6_O | Sortida | 24 | Àudio del canal 6amples dades |
| AUDIO_SAMPLE_CH7_O | Sortida | 24 | Àudio del canal 7amples dades |
| AUDIO_SAMPLE_CH8_O | Sortida | 24 | Àudio del canal 8amples dades |
La taula següent enumera els ports d'entrada i sortida de l'IP HDMI RX per a la interfície nativa quan el format de color és YUV422.
Taula 4-6. Entrada i sortida per a la interfície nativa
| Nom del port | Direcció | Amplada (bits) | Descripció |
| RESET_N_I | Entrada | 1 | Senyal de restabliment asíncron actiu-baix |
| LANE3_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal del carril 3 de XCVR |
| LANE2_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal del carril 2 de XCVR |
| LANE1_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal del carril 1 de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Senyal de restabliment d'edid asíncron actiu-baix |
| LANE3_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del carril 3 |
| LANE2_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del carril 2 |
| LANE1_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del carril 1 |
| DATA_LANE3_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del carril 3 de XCVR |
| DATA_LANE2_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del carril 2 de XCVR |
| DATA_LANE1_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del carril 1 de XCVR |
| SCL_I | Entrada | 1 | Entrada de rellotge sèrie I2C per a DDC |
| HPD_I | Entrada | 1 | El connector calent detecta el senyal d'entrada. La font està connectada a l'aigüera El senyal HPD hauria de ser alt. |
| SDA_I | Entrada | 1 | Entrada de dades sèrie I2C per a DDC |
| EDID_CLK_I | Entrada | 1 | Rellotge del sistema per al mòdul I2C |
| BIT_SLIP_LANE3_O | Sortida | 1 | Senyal de lliscament de bits al carril 3 del transceptor |
| BIT_SLIP_LANE2_O | Sortida | 1 | Senyal de lliscament de bits al carril 2 del transceptor |
| BIT_SLIP_LANE1_O | Sortida | 1 | Senyal de lliscament de bits al carril 1 del transceptor |
| VIDEO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades de vídeo |
| Nom del port | Direcció | Amplada (bits) | Descripció |
| AUDIO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades d'àudio |
| H_SYNC_O | Sortida | 1 | Pols de sincronització horitzontal |
| V_SYNC_O | Sortida | 1 | Pols de sincronització vertical actiu |
| Y_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "Y" descodificades |
| C_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "C" descodificades |
| SDA_O | Sortida | 1 | Sortida de dades sèrie I2C per a DDC |
| HPD_O | Sortida | 1 | El connector calent detecta el senyal de sortida |
| ACR_CTS_O | Sortida | 20 | Temps del cicle de regeneració del rellotge d'àudioamp valor |
| ACR_N_O | Sortida | 20 | Paràmetre del valor de regeneració del rellotge d'àudio (N). |
| ACR_VALID_O | Sortida | 1 | Senyal vàlid de regeneració del rellotge d'àudio |
| AUDIO_SAMPLE_CH1_O | Sortida | 24 | Àudio del canal 1amples dades |
| AUDIO_SAMPLE_CH2_O | Sortida | 24 | Àudio del canal 2amples dades |
| AUDIO_SAMPLE_CH3_O | Sortida | 24 | Àudio del canal 3amples dades |
| AUDIO_SAMPLE_CH4_O | Sortida | 24 | Àudio del canal 4amples dades |
| AUDIO_SAMPLE_CH5_O | Sortida | 24 | Àudio del canal 5amples dades |
| AUDIO_SAMPLE_CH6_O | Sortida | 24 | Àudio del canal 6amples dades |
| AUDIO_SAMPLE_CH7_O | Sortida | 24 | Àudio del canal 7amples dades |
| AUDIO_SAMPLE_CH8_O | Sortida | 24 | Àudio del canal 8amples dades |
La taula següent enumera els ports d'entrada i sortida de l'IP HDMI RX per a la interfície nativa quan SCRAMBLER està activat.
Taula 4-7. Entrada i sortida per a la interfície nativa
| Nom del port | Direcció | Amplada (bits) | Descripció |
| RESET_N_I | Entrada | 1 | Senyal de restabliment asíncron actiu-baix |
| R_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal "R" de XCVR |
| G_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal "G" de XCVR |
| B_RX_CLK_I | Entrada | 1 | Rellotge paral·lel per al canal "B" de XCVR |
| EDID_RESET_N_I | Entrada | 1 | Senyal de restabliment d'edid asíncron actiu-baix |
| HDMI_CABLE_CLK_I | Entrada | 1 | Rellotge de cable de la font HDMI |
| R_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del canal "R". |
| G_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del canal "G". |
| B_RX_VALID_I | Entrada | 1 | Senyal vàlid de XCVR per a dades paral·leles del canal "B". |
| DATA_R_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del canal "R" de XCVR |
| DATA_G_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del canal "G" de XCVR |
| DATA_B_I | Entrada | NOMBRE DE PIXELS ✕ 10 bits | S'han rebut dades paral·leles del canal "B" de XCVR |
| SCL_I | Entrada | 1 | Entrada de rellotge sèrie I2C per a DDC |
| HPD_I | Entrada | 1 | El connector calent detecta el senyal d'entrada. La font està connectada a l'aigüera i el senyal HPD ha de ser alt. |
| SDA_I | Entrada | 1 | Entrada de dades sèrie I2C per a DDC |
| EDID_CLK_I | Entrada | 1 | Rellotge del sistema per al mòdul I2C |
| BIT_SLIP_R_O | Sortida | 1 | Senyal de lliscament de bits al canal "R" del transceptor |
| BIT_SLIP_G_O | Sortida | 1 | Senyal de lliscament de bits al canal "G" del transceptor |
| Nom del port | Direcció | Amplada (bits) | Descripció |
| BIT_SLIP_B_O | Sortida | 1 | Senyal de lliscament de bits al canal "B" del transceptor |
| VIDEO_DATA_VALID_O | Sortida | 1 | Sortida vàlida de dades de vídeo |
| AUDIO_DATA_VALID_O | Sortida1 | 1 | Sortida vàlida de dades d'àudio |
| H_SYNC_O | Sortida | 1 | Pols de sincronització horitzontal |
| V_SYNC_O | Sortida | 1 | Pols de sincronització vertical actiu |
| DATA_ RATE_O | Sortida | 16 | Velocitat de dades Rx. A continuació es mostren els valors de la velocitat de dades:
|
| R_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "R" descodificades |
| G_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "G" descodificades |
| B_O | Sortida | NOMBRE DE PIXELS ✕ Bits de profunditat de color | Dades "B" descodificades |
| SDA_O | Sortida | 1 | Sortida de dades sèrie I2C per a DDC |
| HPD_O | Sortida | 1 | El connector calent detecta el senyal de sortida |
| ACR_CTS_O | Sortida | 20 | Temps del cicle de regeneració del rellotge d'àudioamp valor |
| ACR_N_O | Sortida | 20 | Paràmetre del valor de regeneració del rellotge d'àudio (N). |
| ACR_VALID_O | Sortida | 1 | Senyal vàlid de regeneració del rellotge d'àudio |
| AUDIO_SAMPLE_CH1_O | Sortida | 24 | Àudio del canal 1amples dades |
| AUDIO_SAMPLE_CH2_O | Sortida | 24 | Àudio del canal 2amples dades |
| AUDIO_SAMPLE_CH3_O | Sortida | 24 | Àudio del canal 3amples dades |
| AUDIO_SAMPLE_CH4_O | Sortida | 24 | Àudio del canal 4amples dades |
| AUDIO_SAMPLE_CH5_O | Sortida | 24 | Àudio del canal 5amples dades |
| AUDIO_SAMPLE_CH6_O | Sortida | 24 | Àudio del canal 6amples dades |
| AUDIO_SAMPLE_CH7_O | Sortida | 24 | Àudio del canal 7amples dades |
| AUDIO_SAMPLE_CH8_O | Sortida | 24 | Àudio del canal 8amples dades |
Simulació del banc de proves (fer una pregunta)
Es proporciona un banc de proves per comprovar la funcionalitat del nucli HDMI RX. Testbench només funciona a la interfície nativa quan el nombre de píxels és un.
Per simular el nucli amb el banc de proves, seguiu els passos següents:
- A la finestra Flux de disseny, expandeix Crea disseny.
- Feu clic amb el botó dret a Crea un banc de proves SmartDesign i, a continuació, feu clic a Executar, tal com es mostra a la figura següent.
Figura 5-1. Creació de SmartDesign Testbench
- Introduïu un nom per al banc de proves SmartDesign i, a continuació, feu clic a D'acord.
Figura 5-2. Anomenament de SmartDesign Testbench
Es crea el banc de proves SmartDesign i apareix un llenç a la dreta del panell Flux de disseny. - Navegueu al catàleg de SoC Libero®, seleccioneu View > Windows > Catàleg IP i, a continuació, expandiu Solucions-Vídeo. Feu doble clic a HDMI RX IP (v5.4.0) i després feu clic a D'acord.
- Seleccioneu tots els ports, feu clic amb el botó dret i seleccioneu Ascens al nivell superior.
- A la barra d'eines SmartDesign, feu clic a Genera component.
- A la pestanya Jerarquia d'estímuls, feu clic amb el botó dret al banc de proves HDMI_RX_TB filei, a continuació, feu clic a Simula el disseny previ al sintetitzador > Obre de manera interactiva.
L'eina ModelSim® s'obre amb el banc de proves, tal com es mostra a la figura següent.
Figura 5-3. ModelSim Tool amb HDMI RX Testbench File
Important: If la simulació s'interromp a causa del límit de temps d'execució especificat al DO file, utilitzeu l'ordre run -all per completar la simulació.
Llicència (fer una pregunta)
HDMI RX IP es proporciona amb les dues opcions de llicència següents:
- Xifrat: es proporciona codi RTL xifrat complet per al nucli. Està disponible de forma gratuïta amb qualsevol llicència de Libero, la qual cosa permet que el nucli s'instanciï amb SmartDesign. Podeu realitzar simulació, síntesi, disseny i programar el silici FPGA mitjançant la suite de disseny Libero.
- RTL: el codi font RTL complet està bloquejat amb llicència, que s'ha de comprar per separat.
Resultats de la simulació (fer una pregunta)
El diagrama de temps següent per a HDMI RX IP mostra les dades de vídeo i els períodes de dades de control.
Figura 6-1. Dades de vídeo
El diagrama següent mostra les sortides hsync i vsync per a les entrades de dades de control corresponents.
Figura 6-2. Senyals de sincronització horitzontal i vertical
El diagrama següent mostra la part EDID.
Figura 6-3. Senyals EDID
Ús de recursos (fer una pregunta)
HDMI RX IP s'implementa a PolarFire® FPGA (paquet MPF300T - 1FCG1152I). La taula següent enumera els recursos utilitzats quan Nombre de píxels = 1 píxel.
Taula 7-1. Ús de recursos per al mode 1 píxel
| Format de color | Profunditat de color | ESCRAMBLER | Tela 4LUT | Teixit DFF | Interfície 4LUT | Interfície DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Desactivar | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Desactivar | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Desactivar | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Desactivar | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Desactivar | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Desactivar | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Desactivar | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Desactivar | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Desactivar | 1585 | 1327 | 492 | 492 | 14 | 9 |
La taula següent enumera els recursos utilitzats quan Nombre de píxels = 4 píxels.
Taula 7-2. Ús de recursos per al mode 4 píxel
| Format de color | Profunditat de color | ESCRAMBLER | Tela 4LUT | Teixit DFF | Interfície 4LUT | Interfície DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Desactivar | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Desactivar | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Desactivar | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Activa | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Activa | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Activa | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Desactivar | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Desactivar | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Desactivar | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Desactivar | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
La taula següent enumera els recursos utilitzats quan Nombre de píxels = 4 píxels i SCRAMBLER està habilitat.
Taula 7-3. L'ús de recursos per al mode 4 píxels i SCRAMBLER està activat
| Format de color | Profunditat de color | ESCRAMBLER | Tela 4LUT | Teixit DFF | Interfície 4LUT | Interfície DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Activa | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Activa | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Activa | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integració del sistema (fer una pregunta)
Aquesta secció mostra com integrar la IP al disseny de Libero.
La taula següent enumera les configuracions de PF XCVR, PF TX PLL i PF CCC necessàries per a diferents resolucions i amplades de bits.
Taula 8-1. Configuracions PF XCVR, PF TX PLL i PF CCC
| Resolució | Amplada de bits | Configuració PF XCVR | CDR REF CLOCK PADS | Configuració PF CCC | |||
| Velocitat de dades RX | RX CDR Ref Rellotge Freqüència | RX PCS Amplada de la tela | Freqüència d'entrada | Freqüència de sortida | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4 kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampel Disseny 1: Quan es configura en el mode Profunditat de color = 8 bits i Nombre de píxels = 1 píxel, es mostra a la figura següent.
Figura 8-1. HDMI RX Sampel disseny 1
Per exampli, en configuracions de 8 bits, els components següents formen part del disseny:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) està configurat per al mode dúplex complet TX i RX. Velocitat de dades RX de 1485 Mbps en mode PMA, amb l'amplada de dades configurada com a 10 bits per a 1 mode PXL i rellotge de referència CDR de 148.5 MHz. Velocitat de dades TX de 1485 Mbps en mode PMA, amb l'amplada de dades configurada com a 10 bits amb factor de divisió de rellotge 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK s'executen des del PF_XCVR_REF_CLK amb pins Pad AE27, AE28.
- El pin EDID CLK_I s'hauria de conduir amb un rellotge de 150 MHz amb CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I són impulsats per LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R, respectivament.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I són impulsats per LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL, respectivament.
- DATA_R_I, DATA_G_I i DATA_B_I són gestionats per LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA, respectivament.
HDMI RX Sampel Disseny 2: Quan es configura en el mode Profunditat de color = 8 bits i Nombre de píxels = 4 píxel, es mostra a la figura següent.
Figura 8-2. HDMI RX Sampel disseny 2
Per exampli, en configuracions de 8 bits, els components següents formen part del disseny:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) està configurat per al mode dúplex complet TX i RX. Velocitat de dades RX de 1485 Mbps en mode PMA, amb l'amplada de dades configurada com a 40 bits per a 4 mode PXL i rellotge de referència CDR de 148.5 MHz. Velocitat de dades TX de 1485 Mbps en mode PMA, amb l'amplada de dades configurada com a 40 bits amb factor de divisió de rellotge 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK s'executen des del PF_XCVR_REF_CLK amb pins Pad AE27, AE28.
- El pin EDID CLK_I s'hauria de conduir amb un rellotge de 150 MHz amb CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I són impulsats per LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R, respectivament.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I són impulsats per LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL, respectivament.
- DATA_R_I, DATA_G_I i DATA_B_I són gestionats per LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA, respectivament.
HDMI RX Sampel Disseny 3: Quan es configura en Profunditat de color = 8 bits i Nombre de píxels = 4 modes de píxels i SCRAMBLER = Activat, es mostra a la figura següent.
Figura 8-3. HDMI RX Sampel disseny 3
Per exampli, en configuracions de 8 bits, els components següents formen part del disseny:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) està configurat per al mode TX i RX Independent. Velocitat de dades RX de 5940 Mbps en mode PMA, amb l'amplada de dades configurada com a 40 bits per al mode 4 PXL i un rellotge de referència CDR de 148.5 MHz. Velocitat de dades TX de 5940 Mbps en mode PMA, amb l'amplada de dades configurada com a 40 bits amb factor de divisió de rellotge 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK s'accionen des del PF_XCVR_REF_CLK amb clavilles AF29, AF30 Pad.
- El pin EDID CLK_I hauria de conduir amb un rellotge de 150 MHz amb CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I són impulsats per LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R, respectivament.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I són impulsats per LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL, respectivament.
- DATA_R_I, DATA_G_I i DATA_B_I són gestionats per LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA, respectivament.
HDMI RX Sampel Disseny 4: Quan es configura en Profunditat de color = 12 bits i Nombre de píxels = 4 modes de píxels i SCRAMBLER = Activat, es mostra a la figura següent.
Figura 8-4. HDMI RX Sampel disseny 4
Per exampli, en configuracions de 12 bits, els components següents formen part del disseny:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) està configurat per al mode Només RX. Velocitat de dades RX de 4455 Mbps en mode PMA, amb l'amplada de dades configurada com a 40 bits per al mode 4 PXL i rellotge de referència CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK s'accionen des del PF_XCVR_REF_CLK amb clavilles AF29, AF30 Pad.
- El pin EDID CLK_I hauria de conduir amb un rellotge de 150 MHz amb CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I són impulsats per LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R, respectivament.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I són impulsats per LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL, respectivament.
- DATA_R_I, DATA_G_I i DATA_B_I són gestionats per LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA, respectivament.
- El mòdul PF_CCC_C0 genera un rellotge anomenat OUT0_FABCLK_0 amb una freqüència de 74.25 MHz, derivat d'un rellotge d'entrada de 111.375 MHz, que és impulsat per LANE1_RX_CLK_R.
HDMI RX Sampel Disseny 5: Quan es configura en Profunditat de color = 8 bits, a la figura següent es mostra Nombre de píxels = 4 modes de píxels i SCRAMBLER = Activat. Aquest disseny és una velocitat de dades dinàmica amb DRI.
Figura 8-5. HDMI RX Sampel disseny 5
Per exampli, en configuracions de 8 bits, els components següents formen part del disseny:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) està configurat per al mode Només RX amb la interfície de reconfiguració dinàmica activada. Velocitat de dades RX de 5940 Mbps en mode PMA, amb l'amplada de dades configurada com a 40 bits per al mode 4 PXL i un rellotge de referència CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK i LANE3_CDR_REF_CLK s'accionen des del PF_XCVR_REF_CLK amb clavilles AF29, AF30 Pad.
- El pin EDID CLK_I hauria de conduir amb un rellotge de 150 MHz amb CCC.
- R_RX_CLK_I, G_RX_CLK_I i B_RX_CLK_I són impulsats per LANE3_TX_CLK_R, LANE2_TX_CLK_R i LANE1_TX_CLK_R, respectivament.
- R_RX_VALID_I, G_RX_VALID_I i B_RX_VALID_I són impulsats per LANE3_RX_VAL, LANE2_RX_VAL i LANE1_RX_VAL, respectivament.
- DATA_R_I, DATA_G_I i DATA_B_I són gestionats per LANE3_RX_DATA, LANE2_RX_DATA i LANE1_RX_DATA, respectivament.
Historial de revisions (fer una pregunta)
L'historial de revisions descriu els canvis que es van implementar al document. Els canvis s'enumeren per revisió, començant per la publicació més actual.
Taula 9-1. Historial de versions
| Revisió | Data | Descripció |
| D | 02/2025 | A continuació es mostra la llista de canvis fets a la revisió C del document:
|
| C | 02/2023 | A continuació es mostra la llista de canvis fets a la revisió C del document:
|
| B | 09/2022 | A continuació es mostra la llista de canvis fets a la revisió B del document:
|
| A | 04/2022 | A continuació es mostra la llista de canvis a la revisió A del document:
|
| 2.0 | — | A continuació es mostra un resum dels canvis fets en aquesta revisió.
|
| 1.0 | 08/2021 | Revisió inicial. |
Suport de microxip FPGA
El grup de productes Microchip FPGA avala els seus productes amb diversos serveis d'assistència, inclòs el servei d'atenció al client, el centre de suport tècnic al client, un weblloc web i oficines de vendes a tot el món. Es recomana als clients que visitin els recursos en línia de Microxip abans de contactar amb el servei d'assistència, ja que és molt probable que les seves consultes ja hagin estat respostes. Poseu-vos en contacte amb el centre d'assistència tècnica a través de weblloc a www.microchip.com/support. Esmenteu el número de peça del dispositiu FPGA, seleccioneu la categoria de cas adequada i pengeu el disseny files mentre es crea un cas de suport tècnic. Poseu-vos en contacte amb el servei d'atenció al client per obtenir assistència no tècnica del producte, com ara preus del producte, actualitzacions del producte, informació d'actualització, estat de la comanda i autorització.
- Des d'Amèrica del Nord, truqueu al 800.262.1060
- Des de la resta del món, truqueu al 650.318.4460
- Fax, des de qualsevol part del món, 650.318.8044
Informació del microxip
Marques comercials
El nom i el logotip "Microxip", el logotip "M" i altres noms, logotips i marques són marques registrades i no registrades de Microchip Technology Incorporated o les seves filials i/o filials als Estats Units i/o altres països ("Marques comercials de Microchip"). Podeu trobar informació sobre les marques comercials de Microxip a https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Avís Legal
Aquesta publicació i la informació que s'hi inclou només es poden utilitzar amb productes Microchip, inclòs per dissenyar, provar i integrar productes Microchip amb la vostra aplicació. L'ús d'aquesta informació de qualsevol altra manera viola aquests termes. La informació sobre les aplicacions del dispositiu només es proporciona per a la vostra comoditat i pot ser substituïda per actualitzacions. És la vostra responsabilitat assegurar-vos que la vostra aplicació compleix les vostres especificacions. Poseu-vos en contacte amb l'oficina local de vendes de Microxip per obtenir assistència addicional o, per obtenir assistència addicional a www.microchip.com/en-us/support/design-help/client-support-services.
AQUESTA INFORMACIÓ ÉS PROPORCIONADA PER MICROCHIP "TAL CUAL". MICROCHIP NO FA REPRESENTACIONS NI GARANTIES DE CAP TIPUS, JA SIGUI EXPRESSES O IMPLÍCITES, ESCRITS O ORALS, LEGALS O D'ALTRE ALTRE, RELACIONATS AMB LA INFORMACIÓ INCLOSA, PERÒ NO LIMITADA A CAP GARANTIA IMPLÍCITA DE NO INFRACCIÓ, COMERCIABILITAT I COMERCIALITZACIÓ, COMERCIALITZACIÓ I COMERCIALITZACIÓ. GARANTIES RELACIONATS AMB EL SEU ESTAT, QUALITAT O RENDIMENT.
EN CAP CAS, MICROCHIP SERÀ RESPONSABLE DE CAP PÈRDUA INDIRECTA, ESPECIAL, PUNITIVA, INCIDENTAL O CONSEQUENTAL, DANNY, COST O DESPESA DE QUALSEVOL TIPUS RELACIONATS AMB LA INFORMACIÓ O EL SEU ÚS, SEGUI QUE SIEMPRE CAUSAT, FINS I TOT QUÈ SIGUI AIXÒ. POSSIBILITAT O ELS DANYS SÓN PREVISIBLES. EN LA MÀXIMA MESURA PERMETIDA PER LA LLEI, LA RESPONSABILITAT TOTAL DE MICROCHIP EN TOTES LES RECLAMACIONS DE QUALSEVOL MANERA RELACIONADAS AMB LA INFORMACIÓ O EL SEU ÚS NO SUPERARÀ L'IMPORT DE LES TARIFES, SI N'HEU, QUE HEU PAGAT DIRECTAMENT A MICROCHIP PER A LA INFORMACIÓ.
L'ús de dispositius Microxip en aplicacions de suport vital i/o seguretat és totalment a risc del comprador, i el comprador es compromet a defensar, indemnitzar i excloure Microxip de qualsevol dany, reclamació, demanda o despeses derivades d'aquest ús. No es transmet cap llicència, implícita o d'una altra manera, sota cap dret de propietat intel·lectual de Microxip tret que s'indiqui el contrari.
Funció de protecció de codi de dispositius de microxip
Tingueu en compte els detalls següents de la funció de protecció del codi als productes Microxip:
- Els productes de microxip compleixen les especificacions contingudes a la seva fitxa de dades particular de microxip.
- Microxip creu que la seva família de productes és segura quan s'utilitza de la manera prevista, dins de les especificacions de funcionament i en condicions normals.
- Microxip valora i protegeix de manera agressiva els seus drets de propietat intel·lectual. Els intents d'infringir les funcions de protecció del codi dels productes Microxip estan estrictament prohibits i poden infringir la Llei de drets d'autor de Digital Millennium.
- Ni Microchip ni cap altre fabricant de semiconductors poden garantir la seguretat del seu codi. La protecció del codi no vol dir que estem garantint que el producte sigui "irrompible". La protecció del codi està en constant evolució. Microxip es compromet a millorar contínuament les funcions de protecció del codi dels nostres productes.
© 2025 Microchip Technology Inc. i les seves filials
Preguntes freqüents
- P: Com actualitzo el nucli IP HDMI RX?
R: El nucli IP es pot actualitzar mitjançant el programari Libero SoC o descarregar-se manualment del catàleg. Un cop instal·lat al catàleg IP del programari Libero SoC, es pot configurar, generar i instanciar dins de SmartDesign per incloure'l al projecte.
Documents/Recursos
 |
Receptor HDMI d'interfície multimèdia d'alta definició MICROCHIP PolarFire FPGA [pdfGuia de l'usuari PolarFire FPGA, PolarFire FPGA Interfície multimèdia d'alta definició Receptor HDMI, Receptor HDMI d'interfície multimèdia d'alta definició, Receptor HDMI d'interfície multimèdia, Interfície Receptor HDMI, Receptor HDMI |
