MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Untfanger
Ynlieding (In fraach stelle)
Microchip's High-Definition Multimedia Interface (HDMI) ûntfanger IP stipet fideogegevens en ûntfangst fan audiopakketgegevens beskreaun yn 'e HDMI-standertspesifikaasje. HDMI RX IP is spesifyk ûntworpen foar PolarFire® FPGA en PolarFire System on Chip (SoC) FPGA-apparaten dy't HDMI 2.0 stypje foar resolúsjes oant 1920 × 1080 by 60 Hz yn ien pikselmodus en oant 3840 × 2160 by 60 Hz yn fjouwer pikselmodus. RX IP stipet Hot Plug Detect (HPD) foar it kontrolearjen fan macht oan of út en útstekke of plug-eveneminten om kommunikaasje oan te jaan tusken HDMI-boarne en HDMI-sink.
De HDMI-boarne brûkt it Display Data-kanaal (DDC) om de Extended Display Identification Data (EDID) fan 'e sink te lêzen om de konfiguraasje en / of mooglikheden fan' e Sink te ûntdekken. De HDMI RX IP hat foarprogrammearre EDID, dy't in HDMI-boarne kin lêze fia in standert I2C-kanaal. PolarFire FPGA en PolarFire SoC FPGA apparaat transceivers wurde brûkt tegearre mei RX IP te deserialize serial gegevens yn 10-bit gegevens. De gegevenskanalen yn HDMI kinne in flinke skew tusken har hawwe. De HDMI RX IP ferwideret de skew tusken de gegevenskanalen mei First-In First-Out (FIFO's). Dizze IP konvertearret de Transition Minimized Differential Signaling (TMDS) gegevens ûntfongen fan 'e HDMI-boarne fia transceiver yn 24-bit RGB-pikselgegevens, 24-bit audiogegevens en kontrôlesinjalen. De fjouwer standert kontrôle tokens spesifisearre yn HDMI protokol wurde brûkt om faze align de gegevens tidens deserialization.
Gearfetting
De folgjende tabel jout in gearfetting fan de HDMI RX IP skaaimerken.
tabel 1. HDMI RX IP Characteristics
| Core Ferzje | Dizze brûker hantlieding stipet HDMI RX IP v5.4. |
| Stipe apparaatfamyljes |
|
| Stipe Tool Flow | Fereasket Libero® SoC v12.0 of letter releases. |
| Stipe ynterfaces | Ynterfaces stipe troch de HDMI RX IP binne:
|
| Lisinsje | HDMI RX IP wurdt foarsjoen fan de folgjende twa lisinsjeopsjes:
|
Features
HDMI RX IP hat de folgjende funksjes:
- Kompatibel foar HDMI 2.0
- Unterstützt 8, 10, 12 en 16 bits kleurdjipte
- Unterstützt kleurformaten lykas RGB, YUV 4:2:2 en YUV 4:4:4
- Unterstützt ien of fjouwer piksels per klokynfier
- Unterstützt resolúsjes oant 1920 ✕ 1080 by 60 Hz yn One Pixel-modus en oant 3840 ✕ 2160 by 60 Hz yn Fjouwer Pixel-modus.
- Detektearret Hot-Plug
- Unterstützt dekodearringskema - TMDS
- Unterstützt DVI-ynfier
- Unterstützt Display Data Channel (DDC) en Enhanced Display Data Channel (E-DDC)
- Unterstützt Native en AXI4 Stream Video Interface foar Video Data Transfer
- Unterstützt Native en AXI4 Stream Audio Interface foar Audio Data Transfer
Net-stipe funksjes
Folgje binne de net-stipe funksjes fan HDMI RX IP:
- 4:2:0 kleurformaat wurdt net stipe.
- High Dynamic Range (HDR) en High-Bandwidth Digital Content Protection (HDCP) wurde net stipe.
- Variable Refresh Rate (VRR) en Auto Low Latency Mode (ALLM) wurde net stipe.
- Horizontale timingparameters dy't net dielber binne troch fjouwer yn fjouwer pikselmodus wurde net stipe.
Ynstallaasje ynstruksjes
De IP-kearn moat automatysk ynstalleare wurde yn 'e IP-katalogus fan Libero® SoC-software fia de IP Catalog-updatefunksje yn Libero SoC-software, of it wurdt mei de hân ynladen fan 'e katalogus. Sadree't de IP-kearn is ynstalleare yn Libero SoC-software IP Catalog, wurdt it konfigureare, generearre en ynstantiearre binnen Smart Design foar opname yn it Libero-projekt.
Teste boarneapparaten (freegje in fraach)
De folgjende tabel listet de hifke boarne apparaten.
Tabel 1-1. Tested Boarnen Apparaten
| Apparaten | Pixel Mode | Resolúsjes Tested | Kleurdjipte (bit) | Kleurmodus | Audio |
| quantumdata™ M41h HDMI Analyzer | 1 | 720P 30 FPS, 720P 60 FPS en 1080P 60 FPS | 8 | RGB, YUV444 en YUV422 | Ja |
| 1080P 30 FPS | 8, 10, 12 en 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS en 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 en 16 | ||||
| 4K 30 FPS | 8, 10, 12 en 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Ja |
| 4 | 1080P 60 FPS en 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Ja |
| 4 | 4K 30 FPS en 4K 60 FPS | ||||
| Astro VA-1844A HDMI® Tester | 1 | 720P 30 FPS, 720P 60 FPS en 1080P 60 FPS | 8 | RGB, YUV444 en YUV422 | Ja |
| 1080P 30 FPS | 8, 10, 12 en 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS en 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 en 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | Nee |
| 4 | 4K 60 FPS |
HDMI RX IP-konfiguraasje (freegje in fraach)
Dizze seksje jout in oerview fan 'e HDMI RX IP Configurator-ynterface en syn komponinten. De HDMI RX IP Configurator leveret in grafyske ynterface om de HDMI RX-kearn yn te stellen. Dizze konfigurator lit de brûker parameters selektearje lykas Oantal piksels, Oantal audiokanalen, fideo-ynterface, audio-ynterface, SCRAMBLER, kleurdjipte, kleurformaat, testbench en lisinsje. De Configurator-ynterface omfettet dellûkmenu's en opsjes om de ynstellings oan te passen. De kaai konfiguraasjes wurde beskreaun yn Tabel 4-1. De folgjende figuer jout in detaillearre view fan de HDMI RX IP Configurator ynterface.
figuer 2-1. HDMI RX IP-konfigurator
De ynterface omfettet ek knoppen OK en Annulearje om de konfiguraasjes te befêstigjen of te ferwiderjen.
Hardware ymplemintaasje (Stel in fraach)
De folgjende sifers beskriuwe de HDMI RX IP-ynterface mei transceiver (XCVR).
figuer 3-1. HDMI RX Block Diagram
figuer 3-2. Untfanger Detailed Block Diagram
HDMI RX bestiet út trije stages:
- De faze-aligner rjochtet de parallelle gegevens út mei respekt foar kontrôle tokengrinzen mei help fan transceiverbitslip.
- De TMDS-dekoder konvertearret de 10-bit kodearre gegevens yn 8-bit fideopikselgegevens, 4-bit audiopakketgegevens en 2-bit kontrôlesinjalen.
- De FIFO's ferwiderje de skew tusken de klokken fan R-, G- en B-banen.
Fase-aligner (fraach freegje)
De 10-bit parallelle gegevens fan 'e XCVR binne net altyd ôfstimd mei respekt foar de TMDS-kodearre wurdgrinzen. De parallelle gegevens moatte bitferskowe en ôfstimd wurde om de gegevens te ûntsiferjen. Fase-aligner rjochtet de ynkommende parallelle gegevens ôf op wurdgrinzen mei de bitslipfunksje yn 'e XCVR. XCVR yn 'e Per-Monitor DPI Awareness (PMA) modus lit bit-slipfunksje, wêr't it de ôfstimming fan it 10-bit deserialisearre wurd mei 1-bit oanpast. Elke kear, nei it oanpassen fan it 10-bit wurd troch 1 bit slipposysje, wurdt it fergelike mei ien fan 'e fjouwer kontrôletokens fan it HDMI-protokol om de posysje yn' e kontrôleperioade te beskoatteljen. It 10-bit wurd is goed ôfstimd en wurdt beskôge as jildich foar de folgjende stages. Elk kleurkanaal hat in eigen faze-aligner, de TMDS-dekoder begjint allinich te dekodearjen as alle faze-aligners binne beskoattele om de wurdgrinzen te korrigearjen.
TMDS-dekoder (fraach freegje)
TMDS-dekoder dekodearret de 10-bit deserialisearre fan 'e transceiver yn 8-bit pikselgegevens yn' e fideoperioade. HSYNC, VSYNC en PACKET HEADER wurde generearre yn 'e kontrôleperioade fan' e 10-bit blauwe kanaalgegevens. De audiopakketgegevens wurde dekodearre op it R- en G-kanaal elk mei fjouwer bits. De TMDS-dekoder fan elk kanaal wurket op syn eigen klok. Dêrtroch kin it in bepaalde skew hawwe tusken de kanalen.
Kanaal nei kanaal De-skew (Stel in fraach)
In FIFO-basearre de-skew-logika wurdt brûkt om de skew tusken de kanalen te ferwiderjen. Elk kanaal ûntfangt in jildich sinjaal fan 'e faze-ôfstimming-ienheden om oan te jaan as de ynkommende 10-bit gegevens fan faze-aligner jildich binne. As alle kanalen binne jildich (ha berikt faze alignment), begjint FIFO module trochjaan gegevens fia FIFO module mei help fan lêzen en skriuwen ynskeakelje sinjalen (kontinu skriuwen yn en lêzen út). Wannear't in kontrôle token wurdt ûntdutsen yn ien fan 'e FIFO-útgongen, wurdt de útlêzen stream ophâlden, en in markearring ûntdutsen sinjaal wurdt generearre om de komst fan in bepaalde marker yn' e fideostream oan te jaan. De útlêsstream giet pas werom as dizze marker op alle trije kanalen oankaam is. Dêrtroch wurdt de oanbelangjende skew fuorthelle. De FIFO's mei dûbele klok syngronisearje alle trije gegevensstreamen nei de blauwe kanaalklok om de relevante skew te ferwiderjen. De folgjende figuer beskriuwt it kanaal nei kanaal de-skew technyk.
figuer 3-3. Kanaal nei Channel De-Skew
DDC (In fraach stelle)
De DDC is in kommunikaasjekanaal basearre op de I2C bus spesifikaasje. De boarne brûkt I2C-kommando's om ynformaasje te lêzen fan 'e E-EDID fan in sink mei in slaafadres. De HDMI RX IP brûkt foarôf definieare EDID mei meardere resolúsje en stipet resolúsjes oant 1920 ✕ 1080 by 60 Hz yn Ien Pixel-modus en oant 3840 ✕ 2160 by 60 Hz yn Fjouwer Pixel-modus.
De EDID fertsjintwurdiget de werjeftenamme as Microchip HDMI-display.
HDMI RX-parameters en ynterface-sinjalen (freegje in fraach)
Dizze seksje besprekt de parameters yn 'e HDMI RX GUI-konfigurator en I / O-sinjalen.
Konfiguraasjeparameters (In fraach stelle)
De folgjende tabel listet de konfiguraasjeparameters yn 'e HDMI RX IP.
Tabel 4-1. Konfiguraasje Parameters
| Parameter Namme | Beskriuwing |
| Kleurformaat | Beskiedt de kleurromte. Unterstützt de folgjende kleurformaten:
|
| Kleur Djipte | Spesifisearret it oantal bits per kleur komponint. Unterstützt 8, 10, 12 en 16 bits per komponint. |
| Oantal piksels | Jout it oantal piksels per klokynfier oan:
|
| SCRAMBLER | Stipe foar 4K-resolúsje by 60 frames per sekonde:
|
| Oantal audio kanalen | Unterstützt oantal audiokanalen:
|
| Fideo ynterface | Native en AXI stream |
| Audio ynterface | Native en AXI stream |
| Testbank | Stelt de seleksje fan in testbankomjouwing mooglik. Unterstützt de folgjende opsjes foar testbank:
|
| Fergunning | Spesifisearret it type lisinsje. Biedt de folgjende twa lisinsjeopsjes:
|
Ports (In fraach stelle)
De folgjende tabel listet de ynfier- en útfierpoarten fan 'e HDMI RX IP foar Native ynterface as kleurformaat RGB is.
Tabel 4-2. Ynput en útfier foar Native Interface
| Sinjaal Namme | Rjochting | Breedte (bits) | Beskriuwing |
| RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone reset sinjaal |
| R_RX_CLK_I | Ynfier | 1 | Parallelle klok foar "R" kanaal fan XCVR |
| G_RX_CLK_I | Ynfier | 1 | Parallelle klok foar "G" kanaal fan XCVR |
| B_RX_CLK_I | Ynfier | 1 | Parallelle klok foar "B" kanaal fan XCVR |
| EDID_RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone edid reset sinjaal |
| R_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar "R" kanaal parallelle gegevens |
| G_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar "G" kanaal parallelle gegevens |
| B_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar "B" kanaal parallelle gegevens |
| Sinjaal Namme | Rjochting | Breedte (bits) | Beskriuwing |
| DATA_R_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen "R" kanaal parallelle gegevens út XCVR |
| DATA_G_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen "G" kanaal parallelle gegevens út XCVR |
| DATA_B_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen "B" kanaal parallelle gegevens fan XCVR |
| SCL_I | Ynfier | 1 | I2C serial klok ynfier foar DDC |
| HPD_I | Ynfier | 1 | Hot plug detect input sinjaal. Boarne is ferbûn oan sink HPD sinjaal moat wêze heech. |
| SDA_I | Ynfier | 1 | I2C serial gegevens ynfier foar DDC |
| EDID_CLK_I | Ynfier | 1 | Systeem klok foar I2C module |
| BIT_SLIP_R_O | Utfier | 1 | Bit slip sinjaal nei "R" kanaal fan transceiver |
| BIT_SLIP_G_O | Utfier | 1 | Bit slip sinjaal nei "G" kanaal fan transceiver |
| BIT_SLIP_B_O | Utfier | 1 | Bit slip sinjaal nei "B" kanaal fan transceiver |
| VIDEO_DATA_VALID_O | Utfier | 1 | Fideo gegevens jildich útfier |
| AUDIO_DATA_VALID_O | Utfier | 1 | Audio data jildige útfier |
| H_SYNC_O | Utfier | 1 | Horizontale syngronisaasjepuls |
| V_SYNC_O | Utfier | 1 | Aktive fertikale syngronisaasjepuls |
| R_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "R" gegevens |
| G_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "G" gegevens |
| B_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "B" gegevens |
| SDA_O | Utfier | 1 | I2C serial data útfier foar DDC |
| HPD_O | Utfier | 1 | Hot plug detect útfier sinjaal |
| ACR_CTS_O | Utfier | 20 | Audio Clock Regeneration Cycle Timestamp wearde |
| ACR_N_O | Utfier | 20 | Audio Clock Regeneration wearde (N) parameter |
| ACR_VALID_O | Utfier | 1 | Audio Clock Regeneration jildich sinjaal |
| AUDIO_SAMPLE_CH1_O | Utfier | 24 | Kanaal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Utfier | 24 | Kanaal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Utfier | 24 | Kanaal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Utfier | 24 | Kanaal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Utfier | 24 | Kanaal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Utfier | 24 | Kanaal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Utfier | 24 | Kanaal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Utfier | 24 | Kanaal 8 audio sample data |
| HDMI_DVI_MODE_O | Utfier | 1 | De folgjende binne de twa modi:
|
De folgjende tabel beskriuwt de ynfier- en útfierpoarten fan HDMI RX IP foar AXI4 Stream Video Interface.
Tabel 4-3. Ynput- en útfierpoarten foar AXI4 Stream Video Interface
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| TDATA_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte ✕ 3 bits | Fideo-útfiergegevens [R, G, B] |
| TVALID_O | Utfier | 1 | Utfier video jildich |
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| TLAST_O | Utfier | 1 | Utfier frame ein sinjaal |
| TUSER_O | Utfier | 3 |
|
| TSTRB_O | Utfier | 3 | Utfier video gegevens strobe |
| TKEEP_O | Utfier | 3 | Utfier video gegevens bewarje |
De folgjende tabel beskriuwt de ynfier- en útfierpoarten fan HDMI RX IP foar AXI4 Stream Audio Interface.
Tabel 4-4. Ynput- en útfierpoarten foar AXI4 Stream Audio Interface
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| AUDIO_TDATA_O | Utfier | 24 | Output audio gegevens |
| AUDIO_TID_O | Utfier | 3 | Utfier audio kanaal |
| AUDIO_TVALID_O | Utfier | 1 | Output audio jildich sinjaal |
De folgjende tabel listet de ynfier- en útfierpoarten fan 'e HDMI RX IP foar Native ynterface as kleurformaat YUV444 is.
Tabel 4-5. Ynput en útfier foar Native Interface
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone reset sinjaal |
| LANE3_RX_CLK_I | Ynfier | 1 | Parallelle klok foar Lane 3 kanaal út XCVR |
| LANE2_RX_CLK_I | Ynfier | 1 | Parallelle klok foar Lane 2 kanaal út XCVR |
| LANE1_RX_CLK_I | Ynfier | 1 | Parallelle klok foar Lane 1 kanaal út XCVR |
| EDID_RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone edid reset sinjaal |
| LANE3_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar Lane 3 parallelle gegevens |
| LANE2_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar Lane 2 parallelle gegevens |
| LANE1_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar Lane 1 parallelle gegevens |
| DATA_LANE3_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen Lane 3 parallelle gegevens út XCVR |
| DATA_LANE2_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen Lane 2 parallelle gegevens út XCVR |
| DATA_LANE1_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen Lane 1 parallelle gegevens út XCVR |
| SCL_I | Ynfier | 1 | I2C serial klok ynfier foar DDC |
| HPD_I | Ynfier | 1 | Hot plug detect input sinjaal. Boarne is ferbûn oan sink HPD sinjaal moat wêze heech. |
| SDA_I | Ynfier | 1 | I2C serial gegevens ynfier foar DDC |
| EDID_CLK_I | Ynfier | 1 | Systeem klok foar I2C module |
| BIT_SLIP_LANE3_O | Utfier | 1 | Bit slip sinjaal nei Lane 3 fan transceiver |
| BIT_SLIP_LANE2_O | Utfier | 1 | Bit slip sinjaal nei Lane 2 fan transceiver |
| BIT_SLIP_LANE1_O | Utfier | 1 | Bit slip sinjaal nei Lane 1 fan transceiver |
| VIDEO_DATA_VALID_O | Utfier | 1 | Fideo gegevens jildich útfier |
| AUDIO_DATA_VALID_O | Utfier | 1 | Audio data jildige útfier |
| H_SYNC_O | Utfier | 1 | Horizontale syngronisaasjepuls |
| V_SYNC_O | Utfier | 1 | Aktive fertikale syngronisaasjepuls |
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| Y_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "Y" gegevens |
| Cb_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "Cb" gegevens |
| Cr_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "Cr" gegevens |
| SDA_O | Utfier | 1 | I2C serial data útfier foar DDC |
| HPD_O | Utfier | 1 | Hot plug detect útfier sinjaal |
| ACR_CTS_O | Utfier | 20 | Audio Clock Regeneration Cycle timestamp wearde |
| ACR_N_O | Utfier | 20 | Audio Clock Regeneration wearde (N) parameter |
| ACR_VALID_O | Utfier | 1 | Audio Clock Regeneration jildich sinjaal |
| AUDIO_SAMPLE_CH1_O | Utfier | 24 | Kanaal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Utfier | 24 | Kanaal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Utfier | 24 | Kanaal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Utfier | 24 | Kanaal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Utfier | 24 | Kanaal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Utfier | 24 | Kanaal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Utfier | 24 | Kanaal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Utfier | 24 | Kanaal 8 audio sample data |
De folgjende tabel listet de ynfier- en útfierpoarten fan 'e HDMI RX IP foar Native ynterface as kleurformaat YUV422 is.
Tabel 4-6. Ynput en útfier foar Native Interface
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone reset sinjaal |
| LANE3_RX_CLK_I | Ynfier | 1 | Parallelle klok foar Lane 3 kanaal út XCVR |
| LANE2_RX_CLK_I | Ynfier | 1 | Parallelle klok foar Lane 2 kanaal út XCVR |
| LANE1_RX_CLK_I | Ynfier | 1 | Parallelle klok foar Lane 1 kanaal út XCVR |
| EDID_RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone edid reset sinjaal |
| LANE3_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar Lane 3 parallelle gegevens |
| LANE2_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar Lane 2 parallelle gegevens |
| LANE1_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar Lane 1 parallelle gegevens |
| DATA_LANE3_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen Lane 3 parallelle gegevens út XCVR |
| DATA_LANE2_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen Lane 2 parallelle gegevens út XCVR |
| DATA_LANE1_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen Lane 1 parallelle gegevens út XCVR |
| SCL_I | Ynfier | 1 | I2C serial klok ynfier foar DDC |
| HPD_I | Ynfier | 1 | Hot plug detect input sinjaal. Boarne is ferbûn oan sink HPD sinjaal moat wêze heech. |
| SDA_I | Ynfier | 1 | I2C serial gegevens ynfier foar DDC |
| EDID_CLK_I | Ynfier | 1 | Systeem klok foar I2C module |
| BIT_SLIP_LANE3_O | Utfier | 1 | Bit slip sinjaal nei Lane 3 fan transceiver |
| BIT_SLIP_LANE2_O | Utfier | 1 | Bit slip sinjaal nei Lane 2 fan transceiver |
| BIT_SLIP_LANE1_O | Utfier | 1 | Bit slip sinjaal nei Lane 1 fan transceiver |
| VIDEO_DATA_VALID_O | Utfier | 1 | Fideo gegevens jildich útfier |
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| AUDIO_DATA_VALID_O | Utfier | 1 | Audio data jildige útfier |
| H_SYNC_O | Utfier | 1 | Horizontale syngronisaasjepuls |
| V_SYNC_O | Utfier | 1 | Aktive fertikale syngronisaasjepuls |
| Y_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "Y" gegevens |
| C_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "C" gegevens |
| SDA_O | Utfier | 1 | I2C serial data útfier foar DDC |
| HPD_O | Utfier | 1 | Hot plug detect útfier sinjaal |
| ACR_CTS_O | Utfier | 20 | Audio Clock Regeneration Cycle timestamp wearde |
| ACR_N_O | Utfier | 20 | Audio Clock Regeneration wearde (N) parameter |
| ACR_VALID_O | Utfier | 1 | Audio Clock Regeneration jildich sinjaal |
| AUDIO_SAMPLE_CH1_O | Utfier | 24 | Kanaal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Utfier | 24 | Kanaal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Utfier | 24 | Kanaal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Utfier | 24 | Kanaal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Utfier | 24 | Kanaal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Utfier | 24 | Kanaal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Utfier | 24 | Kanaal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Utfier | 24 | Kanaal 8 audio sample data |
De folgjende tabel listet de ynfier- en útfierpoarten fan 'e HDMI RX IP foar Native ynterface as SCRAMBLER is ynskeakele.
Tabel 4-7. Ynput en útfier foar Native Interface
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone reset sinjaal |
| R_RX_CLK_I | Ynfier | 1 | Parallelle klok foar "R" kanaal fan XCVR |
| G_RX_CLK_I | Ynfier | 1 | Parallelle klok foar "G" kanaal fan XCVR |
| B_RX_CLK_I | Ynfier | 1 | Parallelle klok foar "B" kanaal fan XCVR |
| EDID_RESET_N_I | Ynfier | 1 | Aktyf-leech asynchrone edid reset sinjaal |
| HDMI_CABLE_CLK_I | Ynfier | 1 | Kabelklok fan 'e HDMI-boarne |
| R_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar "R" kanaal parallelle gegevens |
| G_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar "G" kanaal parallelle gegevens |
| B_RX_VALID_I | Ynfier | 1 | Jildich sinjaal fan XCVR foar "B" kanaal parallelle gegevens |
| DATA_R_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen "R" kanaal parallelle gegevens út XCVR |
| DATA_G_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen "G" kanaal parallelle gegevens út XCVR |
| DATA_B_I | Ynfier | AANTAL PIXELS ✕ 10 bits | Untfongen "B" kanaal parallelle gegevens fan XCVR |
| SCL_I | Ynfier | 1 | I2C serial klok ynfier foar DDC |
| HPD_I | Ynfier | 1 | Hot plug detect input sinjaal. De boarne is ferbûn mei de sink, en it HPD-sinjaal moat heech wêze. |
| SDA_I | Ynfier | 1 | I2C serial gegevens ynfier foar DDC |
| EDID_CLK_I | Ynfier | 1 | Systeem klok foar I2C module |
| BIT_SLIP_R_O | Utfier | 1 | Bit slip sinjaal nei "R" kanaal fan transceiver |
| BIT_SLIP_G_O | Utfier | 1 | Bit slip sinjaal nei "G" kanaal fan transceiver |
| Port Namme | Rjochting | Breedte (bits) | Beskriuwing |
| BIT_SLIP_B_O | Utfier | 1 | Bit slip sinjaal nei "B" kanaal fan transceiver |
| VIDEO_DATA_VALID_O | Utfier | 1 | Fideo gegevens jildich útfier |
| AUDIO_DATA_VALID_O | Utfier1 | 1 | Audio data jildige útfier |
| H_SYNC_O | Utfier | 1 | Horizontale syngronisaasjepuls |
| V_SYNC_O | Utfier | 1 | Aktive fertikale syngronisaasjepuls |
| DATA_ RATE_O | Utfier | 16 | Rx data taryf. De folgjende binne de wearden fan gegevensraten:
|
| R_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "R" gegevens |
| G_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "G" gegevens |
| B_O | Utfier | AANTAL PIXELS ✕ Kleurdjipte bits | Dekodearre "B" gegevens |
| SDA_O | Utfier | 1 | I2C serial data útfier foar DDC |
| HPD_O | Utfier | 1 | Hot plug detect útfier sinjaal |
| ACR_CTS_O | Utfier | 20 | Audio Clock Regeneration Cycle timestamp wearde |
| ACR_N_O | Utfier | 20 | Audio Clock Regeneration wearde (N) parameter |
| ACR_VALID_O | Utfier | 1 | Audio Clock Regeneration jildich sinjaal |
| AUDIO_SAMPLE_CH1_O | Utfier | 24 | Kanaal 1 audio sample data |
| AUDIO_SAMPLE_CH2_O | Utfier | 24 | Kanaal 2 audio sample data |
| AUDIO_SAMPLE_CH3_O | Utfier | 24 | Kanaal 3 audio sample data |
| AUDIO_SAMPLE_CH4_O | Utfier | 24 | Kanaal 4 audio sample data |
| AUDIO_SAMPLE_CH5_O | Utfier | 24 | Kanaal 5 audio sample data |
| AUDIO_SAMPLE_CH6_O | Utfier | 24 | Kanaal 6 audio sample data |
| AUDIO_SAMPLE_CH7_O | Utfier | 24 | Kanaal 7 audio sample data |
| AUDIO_SAMPLE_CH8_O | Utfier | 24 | Kanaal 8 audio sample data |
Testbench-simulaasje (freegje in fraach)
Testbench wurdt levere om de funksjonaliteit fan HDMI RX-kearn te kontrolearjen. Testbench wurket allinich yn Native Interface as it oantal piksels ien is.
Om de kearn te simulearjen mei de testbank, útfiere de folgjende stappen:
- Yn it finster Design Flow, útwreidzje Create Design.
- Rjochts-klikke op Create SmartDesign Testbench, en klik dan op Run, lykas werjûn yn 'e folgjende figuer.
figuer 5-1. It meitsjen fan SmartDesign Testbench
- Fier in namme yn foar de SmartDesign testbench, en klik dan op OK.
figuer 5-2. Namme SmartDesign Testbench
SmartDesign testbench wurdt makke, en in doek ferskynt oan de rjochterkant fan it paniel Design Flow. - Gean nei Libero® SoC Catalog, selektearje View > Windows > IP Catalog, en wreidzje dan Solutions-Video út. Dûbelklik op HDMI RX IP (v5.4.0) en klik dan op OK.
- Selektearje alle havens, klikje mei de rjochter mûsknop en selektearje Promote to Top Level.
- Klikje op de SmartDesign-arkbalke Generate Component.
- Op it ljepblêd Stimulus Hierarchy, rjochtsklik op HDMI_RX_TB testbench file, en klik dan op Simulearje Pre-Synth Design > Iepenje ynteraktyf.
It ModelSim®-ark iepenet mei de testbank, lykas werjûn yn 'e folgjende figuer.
figuer 5-3. ModelSim Tool mei HDMI RX Testbench File
Wichtich: If de simulaasje wurdt ûnderbrutsen fanwege de rintiid limyt oantsjutte yn de DO file, brûk it kommando run -all om de simulaasje te foltôgjen.
Lisinsje (In fraach stelle)
HDMI RX IP wurdt foarsjoen fan de folgjende twa lisinsjeopsjes:
- Fersifere: Folsleine fersifere RTL-koade wurdt levere foar de kearn. It is fergees te krijen mei ien fan 'e Libero-lisinsje, wêrtroch't de kearn mei SmartDesign kin wurde instantiearre. Jo kinne simulaasje, synteze, yndieling en programmearje it FPGA-silisium mei de Libero-ûntwerpsuite.
- RTL: Folsleine RTL boarne koade is lisinsje beskoattele, dat moat wurde oanskaft apart.
Simulaasjeresultaten (In fraach stelle)
De folgjende timing diagram foar HDMI RX IP toant fideo gegevens en kontrôle gegevens perioaden.
figuer 6-1. Video Data
It folgjende diagram lit de hsync- en vsync-útgongen sjen foar de oerienkommende kontrôlegegevensynputen.
figuer 6-2. Horizontale syngronisaasje en fertikale syngronisaasjesignalen
De folgjende diagram lit sjen EDID diel.
figuer 6-3. EDID sinjalen
Gebrûk fan boarnen (in fraach stelle)
HDMI RX IP wurdt ymplementearre yn PolarFire® FPGA (MPF300T - 1FCG1152I Package). De folgjende tabel jout de boarnen dy't brûkt wurde as Oantal piksels = 1 piksel.
Tabel 7-1. Boarnegebrûk foar 1 Pixel Mode
| Kleurformaat | Kleur Djipte | SCRAMBLER | Stof 4LUT | Stof DFF | Ynterface 4LUT | Ynterface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Utskeakelje | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Utskeakelje | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Utskeakelje | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Utskeakelje | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Utskeakelje | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Utskeakelje | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Utskeakelje | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Utskeakelje | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Utskeakelje | 1585 | 1327 | 492 | 492 | 14 | 9 |
De folgjende tabel jout de boarnen dy't brûkt wurde as Oantal piksels = 4 piksels.
Tabel 7-2. Boarnegebrûk foar 4 Pixel Mode
| Kleurformaat | Kleur Djipte | SCRAMBLER | Stof 4LUT | Stof DFF | Ynterface 4LUT | Ynterface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Utskeakelje | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Utskeakelje | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Utskeakelje | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Ynskeakelje | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Ynskeakelje | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Ynskeakelje | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Utskeakelje | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Utskeakelje | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Utskeakelje | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Utskeakelje | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
De folgjende tabel jout de boarnen dy't brûkt wurde as Oantal piksels = 4 piksels en SCRAMBLER is ynskeakele.
Tabel 7-3. Resource Utilization foar 4 Pixel Mode en SCRAMBLER is ynskeakele
| Kleurformaat | Kleur Djipte | SCRAMBLER | Stof 4LUT | Stof DFF | Ynterface 4LUT | Ynterface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Ynskeakelje | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Ynskeakelje | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Ynskeakelje | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Systeemyntegraasje (In fraach stelle)
Dizze seksje lit sjen hoe't jo de IP yntegrearje yn Libero-ûntwerp.
De folgjende tabel jout de konfiguraasjes fan PF XCVR, PF TX PLL en PF CCC nedich foar ferskillende resolúsjes en bit widths.
Tabel 8-1. PF XCVR, PF TX PLL en PF CCC konfiguraasjes
| Resolúsje | Bit Breedte | PF XCVR Konfiguraasje | CDR REF CLOCK PADS | PF CCC konfiguraasje | |||
| RX Data Taryf | RX CDR Ref Klok Frekwinsje | RX PCS Fabric Breedte | Input Frequency | Utfier frekwinsje | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampûntwerp 1: Wannear't ynsteld yn kleurdjipte = 8-bit en oantal piksels = 1 Pixel modus, wurdt werjûn yn de folgjende figuer.
figuer 8-1. HDMI RX Sampûntwerp 1
Bygelyksample, yn 8-bit konfiguraasjes binne de folgjende komponinten it diel fan it ûntwerp:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) is konfigurearre foar TX en RX folsleine dupleks modus. RX-gegevensrate fan 1485 Mbps yn PMA-modus, mei de gegevensbreedte ynsteld as 10 bit foar 1 PXL-modus en 148.5 MHz CDR-referinsjeklok. TX-gegevensrate fan 1485 Mbps yn PMA-modus, mei de gegevensbreedte konfigureare as 10 bit mei klokferdielingsfaktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK en LANE3_CDR_REF_CLK wurde dreaun fan de PF_XCVR_REF_CLK mei AE27, AE28 Pad pins.
- EDID CLK_I pin moat dreaun mei 150 MHz klok mei CCC.
- R_RX_CLK_I, G_RX_CLK_I en B_RX_CLK_I wurde oandreaun troch respektivelik LANE3_TX_CLK_R, LANE2_TX_CLK_R en LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I en B_RX_VALID_I wurde oandreaun troch respektivelik LANE3_RX_VAL, LANE2_RX_VAL en LANE1_RX_VAL.
- DATA_R_I, DATA_G_I en DATA_B_I wurde oandreaun troch respektivelik LANE3_RX_DATA, LANE2_RX_DATA en LANE1_RX_DATA.
HDMI RX Sampûntwerp 2: Wannear't ynsteld yn kleurdjipte = 8-bit en oantal piksels = 4 Pixel modus, wurdt werjûn yn de folgjende figuer.
figuer 8-2. HDMI RX Sampûntwerp 2
Bygelyksample, yn 8-bit konfiguraasjes binne de folgjende komponinten it diel fan it ûntwerp:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) is konfigurearre foar TX en RX folsleine dupleks modus. RX-gegevensrate fan 1485 Mbps yn PMA-modus, mei de gegevensbreedte ynsteld as 40 bit foar 4 PXL-modus en 148.5 MHz CDR-referinsjeklok. TX-gegevensrate fan 1485 Mbps yn PMA-modus, mei de gegevensbreedte konfigureare as 40 bit mei klokferdielingsfaktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK en LANE3_CDR_REF_CLK wurde dreaun fan de PF_XCVR_REF_CLK mei AE27, AE28 Pad pins.
- EDID CLK_I pin moat dreaun mei 150 MHz klok mei CCC.
- R_RX_CLK_I, G_RX_CLK_I en B_RX_CLK_I wurde oandreaun troch respektivelik LANE3_TX_CLK_R, LANE2_TX_CLK_R en LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I en B_RX_VALID_I wurde oandreaun troch respektivelik LANE3_RX_VAL, LANE2_RX_VAL en LANE1_RX_VAL.
- DATA_R_I, DATA_G_I en DATA_B_I wurde oandreaun troch respektivelik LANE3_RX_DATA, LANE2_RX_DATA en LANE1_RX_DATA.
HDMI RX Sampûntwerp 3: Wannear't konfigurearre yn kleur djipte = 8-bit en oantal piksels = 4 Pixel modus en SCRAMBLER = ynskeakele, wurdt werjûn yn de folgjende figuer.
figuer 8-3. HDMI RX Sampûntwerp 3
Bygelyksample, yn 8-bit konfiguraasjes binne de folgjende komponinten it diel fan it ûntwerp:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) is konfigurearre foar TX en RX Independent modus. RX-gegevensrate fan 5940 Mbps yn PMA-modus, mei de gegevensbreedte ynsteld as 40 bit foar 4 PXL-modus en 148.5 MHz CDR-referinsjeklok. TX-gegevensrate fan 5940 Mbps yn PMA-modus, mei de gegevensbreedte konfigureare as 40 bit mei klokferdielingsfaktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK en LANE3_CDR_REF_CLK wurde oandreaun út de PF_XCVR_REF_CLK mei AF29, AF30 Pad pins.
- EDID CLK_I pin moat ride mei 150 MHz klok mei CCC.
- R_RX_CLK_I, G_RX_CLK_I en B_RX_CLK_I wurde oandreaun troch respektivelik LANE3_TX_CLK_R, LANE2_TX_CLK_R en LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I en B_RX_VALID_I wurde oandreaun troch respektivelik LANE3_RX_VAL, LANE2_RX_VAL en LANE1_RX_VAL.
- DATA_R_I, DATA_G_I en DATA_B_I wurde oandreaun troch respektivelik LANE3_RX_DATA, LANE2_RX_DATA en LANE1_RX_DATA.
HDMI RX Sampûntwerp 4: Wannear't konfigurearre yn kleur djipte = 12-bit en oantal piksels = 4 Pixel modus en SCRAMBLER = ynskeakele, wurdt werjûn yn de folgjende figuer.
figuer 8-4. HDMI RX Sampûntwerp 4
Bygelyksample, yn 12-bit konfiguraasjes binne de folgjende komponinten it diel fan it ûntwerp:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) is konfigurearre foar RX Allinnich modus. RX-gegevensrate fan 4455 Mbps yn PMA-modus, mei de gegevensbreedte ynsteld as 40 bit foar 4 PXL-modus en 148.5 MHz CDR-referinsjeklok.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK en LANE3_CDR_REF_CLK wurde oandreaun út de PF_XCVR_REF_CLK mei AF29, AF30 Pad pins.
- EDID CLK_I pin moat ride mei 150 MHz klok mei CCC.
- R_RX_CLK_I, G_RX_CLK_I en B_RX_CLK_I wurde oandreaun troch respektivelik LANE3_TX_CLK_R, LANE2_TX_CLK_R en LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I en B_RX_VALID_I wurde oandreaun troch respektivelik LANE3_RX_VAL, LANE2_RX_VAL en LANE1_RX_VAL.
- DATA_R_I, DATA_G_I en DATA_B_I wurde oandreaun troch respektivelik LANE3_RX_DATA, LANE2_RX_DATA en LANE1_RX_DATA.
- De PF_CCC_C0-module genereart in klok mei de namme OUT0_FABCLK_0 mei in frekwinsje fan 74.25 MHz, ôflaat fan in ynfierklok fan 111.375 MHz, dy't wurdt oandreaun troch LANE1_RX_CLK_R.
HDMI RX Sampûntwerp 5: Wannear't ynsteld yn kleur djipte = 8-bit, Oantal piksels = 4 Pixel modus en SCRAMBLER = Aktivearre wurdt werjûn yn de folgjende figuer. Dit ûntwerp is dynamyske gegevensrate mei DRI.
figuer 8-5. HDMI RX Sampûntwerp 5
Bygelyksample, yn 8-bit konfiguraasjes binne de folgjende komponinten it diel fan it ûntwerp:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) is konfigurearre foar RX Allinne modus mei ynskeakele dynamyske rekonfiguraasje ynterface. RX-gegevensrate fan 5940 Mbps yn PMA-modus, mei de gegevensbreedte ynsteld as 40 bit foar 4 PXL-modus en 148.5 MHz CDR-referinsjeklok.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK en LANE3_CDR_REF_CLK wurde oandreaun út de PF_XCVR_REF_CLK mei AF29, AF30 Pad pins.
- EDID CLK_I pin moat ride mei 150 MHz klok mei CCC.
- R_RX_CLK_I, G_RX_CLK_I en B_RX_CLK_I wurde oandreaun troch respektivelik LANE3_TX_CLK_R, LANE2_TX_CLK_R en LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I en B_RX_VALID_I wurde oandreaun troch respektivelik LANE3_RX_VAL, LANE2_RX_VAL en LANE1_RX_VAL.
- DATA_R_I, DATA_G_I en DATA_B_I wurde oandreaun troch respektivelik LANE3_RX_DATA, LANE2_RX_DATA en LANE1_RX_DATA.
Ferzjeskiednis (In fraach stelle)
De revyzjeskiednis beskriuwt de wizigingen dy't yn it dokumint binne ymplementearre. De wizigingen wurde fermeld per revyzje, te begjinnen mei de meast aktuele publikaasje.
Tabel 9-1. Revision Skiednis
| Revyzje | Datum | Beskriuwing |
| D | 02/2025 | De folgjende is de list mei feroarings makke yn ferzje C fan it dokumint:
|
| C | 02/2023 | De folgjende is de list mei feroarings makke yn ferzje C fan it dokumint:
|
| B | 09/2022 | It folgjende is de list mei wizigingen makke yn revyzje B fan it dokumint:
|
| A | 04/2022 | De folgjende is de list mei feroarings yn ferzje A fan it dokumint:
|
| 2.0 | — | It folgjende is in gearfetting fan de feroarings makke yn dizze revyzje.
|
| 1.0 | 08/2021 | Inisjele revyzje. |
Microchip FPGA Support
Microchip FPGA-produktengroep stipet har produkten mei ferskate stipetsjinsten, ynklusyf Customer Service, Customer Technical Support Center, in website, en wrâldwide ferkeapkantoaren. Klanten wurde suggerearre om Microchip online boarnen te besykjen foardat se kontakt opnimme mei stipe, om't it heul wierskynlik is dat har fragen al beantwurde binne. Kontakt Technical Support Center fia de website at www.microchip.com/support. Neam it FPGA Device Part number, selektearje passende saakkategory, en upload ûntwerp files wylst it meitsjen fan in technyske stipe saak. Nim kontakt op mei Customer Service foar net-technyske produktstipe, lykas produktprizen, produktupgrades, update-ynformaasje, bestelstatus en autorisaasje.
- Ut Noard-Amearika, skilje 800.262.1060
- Fan 'e rest fan' e wrâld, ring 650.318.4460
- Fax, fan oeral yn 'e wrâld, 650.318.8044
Microchip Ynformaasje
Handelsmerken
De namme en logo "Microchip", it "M" logo, en oare nammen, logo's en merken binne registrearre en net registrearre hannelsmerken fan Microchip Technology Incorporated of har filialen en/of dochterûndernimmingen yn 'e Feriene Steaten en/of oare lannen ("Microchip" hannelsmerken"). Ynformaasje oangeande Microchip Trademarks is te finen op https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Juridyske Notysje
Dizze publikaasje en de ynformaasje hjiryn meie allinich brûkt wurde mei Microchip-produkten, ynklusyf om Microchip-produkten te ûntwerpen, te testen en te yntegrearjen mei jo applikaasje. Gebrûk fan dizze ynformaasje op in oare manier skeint dizze betingsten. Ynformaasje oangeande apparaatapplikaasjes wurdt allinich foar jo gemak levere en kin wurde ferfongen troch updates. It is jo ferantwurdlikens om te soargjen dat jo applikaasje foldocht oan jo spesifikaasjes. Nim kontakt op mei jo lokale Microchip ferkeap kantoar foar ekstra stipe of, krije ekstra stipe by www.microchip.com/en-us/support/design-help/client-support-services.
DIT YNFORMAASJE WORDT LJOCHT FAN MICROCHIP "AS IS". MICROCHIP MAAKT GEEN FERSENTASJES OF GARANTIES FAN ELKE SOART, SY EXPRESS OF YMPLYD, SKRIFTLIK OF Mûnling, STATUTORY OF EARSOON, FERGESE AAN DE YNFORMAASJE YNLEFT MAAR NET BEPERKTE TOT ELKE IMPLICEERDE GARANJANSJES-EN GARANTIES, FITNESS FOAR IN BEPAALDE DOEL, OF GARANTIES FERGESE TOT DE TEST, KWALITEIT, OF PERFORMANCE.
YN GEEN GEVAL SIL MICROCHIP AANSPRAKELIJK Wêze FOAR ELKE INDIREKTE, SPESIALE, STRAFFENDE, INSIDENTELE, OF GEVOLGLIKE FERLIEZEN, SKADE, KOSTEN, OF UITGAVEN FAN ELKE SOART WAT HÊT HÊT HÊT HÊT HÊT OP DE YNFORMAASJE OF SY GEBRUIK, HÛÛKLIK FERGESE, HOOFDÊÛÛÛÛRJOCHT, HÌÊÛÛÛÛNÊLÊN FERGESE MOOGLIKHEID OF DE SKADES binne foarsjoenber. FAN DE FOLLE MATE DAT BY DE WET tastien is, sil MICROCHIP'S TOTALE AANSPRAKELIJKHEID OP ALLE EIDERINGEN OP ELKE MANIER FERGESE AAN DE YNFORMAASJE OF SY GEBRUK NET it BELANG FAN FERGESE HEBBEN DAT JO DIREKTE FOAR DE MICROCHIP BETAALD HAVEN.
Gebrûk fan Microchip-apparaten yn libbensstipe- en / of feiligensapplikaasjes is folslein op it risiko fan 'e keaper, en de keaper stimt yn om Microchip te ferdigenjen, te beskermjen en harmless te hâlden fan alle skea, oanspraken, suits of útjeften dy't fuortkomme út sa'n gebrûk. Gjin lisinsjes wurde oerbrocht, ymplisyt of oars, ûnder alle Microchip yntellektuele eigendomsrjochten, útsein as oars oanjûn.
Microchip Apparaten Code Protection Feature
Notysje de folgjende details fan 'e koadebeskermingsfunksje op Microchip-produkten:
- Microchip produkten foldogge oan de spesifikaasjes befette yn harren bysûndere Microchip Data Sheet.
- Microchip is fan betinken dat syn famylje fan produkten feilich is as se brûkt wurde op 'e bedoelde manier, binnen operasjonele spesifikaasjes, en ûnder normale omstannichheden.
- Microchip wearden en agressyf beskermet syn yntellektuele eigendomsrjochten. Pogingen om de koadebeskermingsfunksjes fan Microchip-produkten te brekken binne strang ferbean en kinne de Digital Millennium Copyright Act skeine.
- Noch Microchip noch in oare semiconductor fabrikant kin garandearje de feiligens fan syn koade. Koadebeskerming betsjut net dat wy garandearje dat it produkt "ûnbrekber" is. Koadebeskerming is konstant yn ûntwikkeling. Microchip set him yn om de funksjes foar koadebeskerming fan ús produkten kontinu te ferbetterjen.
© 2025 Microchip Technology Inc. en har dochterûndernimmingen
FAQ
- F: Hoe bywurkje ik de HDMI RX IP-kearn?
A: De IP-kearn kin bywurke wurde fia Libero SoC-software of manuell downloade fan 'e katalogus. Ienris ynstalleare yn Libero SoC software IP Catalog, kin it wurde konfigureare, generearre en ynstantiearre binnen SmartDesign foar opname yn it projekt.
Dokuminten / Resources
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Untfanger [pdf] Brûkersgids PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Untfanger, High Definition Multimedia Interface HDMI Untfanger, Multimedia Interface HDMI Untfanger, Interface HDMI Untfanger, HDMI Untfanger |
