MICROCHIP PolarFire FPGA Multimediální rozhraní s vysokým rozlišením HDMI přijímač
Úvod (Zeptejte se)
Přijímač HDMI (High-Definition Multimedia Interface) IP od společnosti Microchip podporuje příjem video dat a audio paketů popsaných ve standardní specifikaci HDMI. HDMI RX IP je speciálně navržen pro zařízení PolarFire® FPGA a PolarFire System on Chip (SoC) FPGA podporující HDMI 2.0 pro rozlišení až 1920 × 1080 při 60 Hz v režimu jednoho pixelu a až 3840 × 2160 při 60 Hz ve režimu čtyř pixelů. RX IP podporuje detekci hot plug (HPD) pro monitorování zapnutí nebo vypnutí napájení a událostí odpojení nebo zapojení, které indikují komunikaci mezi zdrojem HDMI a příjemcem HDMI.
Zdroj HDMI používá kanál Display Data (DDC) ke čtení dat EDID (Extended Display Identification Data) příjemce, aby zjistil konfiguraci a/nebo možnosti příjemce. HDMI RX IP má předprogramovaný EDID, který může zdroj HDMI číst prostřednictvím standardního kanálu I2C. Transceivery zařízení PolarFire FPGA a PolarFire SoC FPGA se používají spolu s RX IP k deserializaci sériových dat na 10bitová data. Datové kanály v HDMI mohou mít mezi sebou značnou odchylku. HDMI RX IP odstraňuje odchylku mezi datovými kanály pomocí metody FIFO (First-In First-Out). Tato IP převádí data TMDS (Transition Minimized Differential Signaling) přijatá ze zdroje HDMI prostřednictvím transceiveru na 24bitová RGB pixelová data, 24bitová audio data a řídicí signály. Čtyři standardní řídicí tokeny specifikované v protokolu HDMI se používají k fázovému zarovnání dat během deserializace.
Shrnutí
Následující tabulka poskytuje souhrn charakteristik HDMI RX IP.
Tabulka 1. Charakteristiky HDMI RX IP
| Základní verze | Tato uživatelská příručka podporuje HDMI RX IP v5.4. |
| Podporované rodiny zařízení |
|
| Podporovaný tok nástrojů | Vyžaduje Libero® SoC v12.0 nebo novější vydání. |
| Podporovaná rozhraní | Rozhraní podporovaná zařízením HDMI RX IP jsou:
|
| Licencování | HDMI RX IP je dodáván s následujícími dvěma možnostmi licence:
|
Vlastnosti
HDMI RX IP má následující vlastnosti:
- Kompatibilní s HDMI 2.0
- Podporuje 8, 10, 12 a 16bitovou barevnou hloubku
- Podporuje barevné formáty jako RGB, YUV 4:2:2 a YUV 4:4:4
- Podporuje jeden nebo čtyři pixely na vstupní takt
- Podporuje rozlišení až 1920 × 1080 při 60 Hz v režimu jednoho pixelu a až 3840 × 2160 při 60 Hz v režimu čtyř pixelů.
- Detekuje připojení za provozu
- Podporuje dekódovací schéma – TMDS
- Podporuje DVI vstup
- Podporuje kanál datového zobrazení (DDC) a rozšířený kanál datového zobrazení (E-DDC)
- Podporuje nativní a AXI4 streamované video rozhraní pro přenos video dat
- Podporuje nativní a AXI4 streamované audio rozhraní pro přenos audio dat
Nepodporované funkce
Následuje seznam nepodporovaných funkcí HDMI RX IP:
- Barevný formát 4:2:0 není podporován.
- Technologie HDR (High Dynamic Range) a HDCP (High-bandwidth Digital Content Protection) nejsou podporovány.
- Variabilní obnovovací frekvence (VRR) a režim automatické nízké latence (ALLM) nejsou podporovány.
- Parametry horizontálního časování, které nejsou dělitelné čtyřmi v režimu čtyř pixelů, nejsou podporovány.
Pokyny k instalaci
IP jádro musí být automaticky nainstalováno do IP katalogu softwaru Libero® SoC prostřednictvím funkce aktualizace IP katalogu v softwaru Libero SoC nebo musí být ručně staženo z katalogu. Jakmile je IP jádro nainstalováno do IP katalogu softwaru Libero SoC, je nakonfigurováno, vygenerováno a vytvořeno v aplikaci Smart Design pro zahrnutí do projektu Libero.
Testovaná zdrojová zařízení (Položit otázku)
V následující tabulce jsou uvedena testovaná zdrojová zařízení.
Tabulka 1-1. Testované zdroje a zařízení
| Zařízení | Režim pixelů | Testovaná rozlišení | Barevná hloubka (bity) | Barevný režim | Zvuk |
| Analyzátor HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS a 1080P 60 FPS | 8 | RGB, YUV444 a YUV422 | Ano |
| 1080P 30 snímků za sekundu | 8, 10, 12 a 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS a 4K 60 FPS | 8 | |||
| 1080P 60 snímků za sekundu | 8, 12 a 16 | ||||
| 4K 30 snímků za sekundu | 8, 10, 12 a 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 snímků za sekundu | 8 | RGB | Ano |
| 4 | 1080P 60 FPS a 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 snímků za sekundu | 8 | RGB | Ano |
| 4 | 4K 30 FPS a 4K 60 FPS | ||||
| Tester HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS a 1080P 60 FPS | 8 | RGB, YUV444 a YUV422 | Ano |
| 1080P 30 snímků za sekundu | 8, 10, 12 a 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS a 4K 30 FPS | 8 | |||
| 1080P 30 snímků za sekundu | 8, 12 a 16 | ||||
| Sada NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 snímků za sekundu | 8 | RGB | Žádný |
| 4 | 4K 60 snímků za sekundu |
Konfigurace HDMI RX IP (Položit otázku)
Tato sekce poskytuje přesview rozhraní HDMI RX IP Configurator a jeho komponent. HDMI RX IP Configurator poskytuje grafické rozhraní pro nastavení jádra HDMI RX. Tento konfigurátor umožňuje uživateli vybrat parametry, jako je počet pixelů, počet zvukových kanálů, video rozhraní, zvukové rozhraní, SCRAMBLER, barevná hloubka, barevný formát, testovací systém a licence. Rozhraní konfigurátoru obsahuje rozbalovací nabídky a možnosti pro přizpůsobení nastavení. Klíčové konfigurace jsou popsány v tabulce 4-1. Následující obrázek poskytuje podrobný view rozhraní HDMI RX IP Configurator.
Obrázek 2-1. Konfigurátor HDMI RX IP
Rozhraní také obsahuje tlačítka OK a Storno pro potvrzení nebo zrušení konfigurace.
Implementace hardwaru (Zeptejte se)
Následující obrázky popisují rozhraní HDMI RX IP s transceiverem (XCVR).
Obrázek 3-1. Blokové schéma HDMI RX
Obrázek 3-2. Podrobný blokový diagram přijímače
HDMI RX se skládá ze třítages:
- Fázový zarovnávač zarovnává paralelní data vzhledem k hranicím řídicích tokenů pomocí bitového skluzu transceiveru.
- Dekodér TMDS převádí 10bitová kódovaná data na 8bitová data video pixelů, 4bitová data audio paketů a 2bitové řídicí signály.
- FIFO odstraňují zkreslení mezi hodinami drah R, G a B.
Fázový zarovnávač (Položit otázku)
10bitová paralelní data z XCVR nejsou vždy zarovnána s ohledem na hranice slov kódovaných TMDS. Pro dekódování paralelních dat je nutné provést bitový posun a zarovnání. Fázové zarovnání zarovnává příchozí paralelní data s hranicemi slov pomocí funkce bit-slip v XCVR. XCVR v režimu Per-Monitor DPI Awareness (PMA) umožňuje funkci bit-slip, kdy upravuje zarovnání 10bitového deserializovaného slova o 1 bit. Pokaždé, po úpravě pozice 10bitového slova o 1 bit slipu, je toto slovo porovnáno s jedním ze čtyř kontrolních tokenů protokolu HDMI, aby se pozice během kontrolní periody uzamkla. 10bitové slovo je správně zarovnáno a považováno za platné pro další sekundy.tagKaždý barevný kanál má svůj vlastní fázový zarovnávač, dekodér TMDS zahájí dekódování pouze tehdy, když jsou všechny fázové zarovnávače uzamčeny pro korekci hranic slov.
TMDS dekodér (Položit otázku)
Dekodér TMDS dekóduje 10bitový deserializovaný signál z transceiveru na 8bitová pixelová data během video periody. HSYNC, VSYNC a PACKET HEADER jsou generovány během řídicí periody z 10bitových dat modrého kanálu. Audio paketová data jsou dekódována do kanálu R a G, každý se čtyřmi bity. TMDS dekodér každého kanálu pracuje s vlastními hodinami. Proto může docházet k určitému zkreslení mezi kanály.
Korekce zkosení mezi kanály (Položit otázku)
K odstranění zkosení mezi kanály se používá logika korekce zkosení založená na FIFO. Každý kanál přijímá platný signál z jednotek fázového zarovnání, který indikuje, zda jsou příchozí 10bitová data z fázového zarovnání platná. Pokud jsou všechny kanály platné (dosáhly fázového zarovnání), modul FIFO začne předávat data modulem FIFO pomocí signálů pro povolení čtení a zápisu (kontinuální zápis a čtení). Pokud je v kterémkoli z výstupů FIFO detekován řídicí token, tok čtení se pozastaví a generuje se signál detekce značky, který indikuje příchod konkrétní značky do video streamu. Tok čtení se obnoví pouze tehdy, když tato značka dorazí na všechny tři kanály. V důsledku toho se odstraní příslušné zkosení. Dvouhodinové FIFO synchronizují všechny tři datové toky s modrým hodinovým signálem kanálu, aby se odstranilo příslušné zkosení. Následující obrázek popisuje techniku korekce zkosení mezi kanály.
Obrázek 3-3. Korekce zkosení mezi kanály
DDC (Položit otázku)
DDC je komunikační kanál založený na specifikaci sběrnice I2C. Zdroj používá příkazy I2C ke čtení informací z E-EDID příjemce s definovanou adresou podřízeného zařízení. HDMI RX IP používá předdefinovaný EDID s více rozlišeními, které podporují rozlišení až 1920 × 1080 při 60 Hz v režimu jednoho pixelu a až 3840 × 2160 při 60 Hz v režimu čtyř pixelů.
EDID představuje název displeje jako Microchip HDMI display.
Parametry HDMI RX a signály rozhraní (Položit otázku)
Tato část popisuje parametry v konfigurátoru grafického uživatelského rozhraní HDMI RX a signály I/O.
Konfigurační parametry (Zeptejte se)
Následující tabulka uvádí konfigurační parametry v HDMI RX IP.
Tabulka 4-1. Konfigurační parametry
| Název parametru | Popis |
| Formát barev | Definuje barevný prostor. Podporuje následující barevné formáty:
|
| Barevná hloubka | Určuje počet bitů na barevnou složku. Podporuje 8, 10, 12 a 16 bitů na složku. |
| Počet pixelů | Označuje počet pixelů na vstup hodin:
|
| ŠKRABIČKA | Podpora rozlišení 4K při 60 snímcích za sekundu:
|
| Počet audio kanálů | Podporuje počet audio kanálů:
|
| Video rozhraní | Nativní a AXI stream |
| Audio rozhraní | Nativní a AXI stream |
| Zkušební stolice | Umožňuje výběr prostředí testovacího stolu. Podporuje následující možnosti testovacího stolu:
|
| Licence | Určuje typ licence. Poskytuje následující dvě možnosti licence:
|
Porty (Zeptejte se)
Následující tabulka uvádí vstupní a výstupní porty HDMI RX IP pro nativní rozhraní, když je formát barev RGB.
Tabulka 4-2. Vstup a výstup pro nativní rozhraní
| Název signálu | Směr | Šířka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktivní-nízký asynchronní resetovací signál |
| R_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál „R“ z XCVR |
| G_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál „G“ z XCVR |
| B_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál „B“ z XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktivně-nízký asynchronní resetovací signál EDID |
| R_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data kanálu „R“ |
| G_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data kanálu „G“ |
| B_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data kanálu „B“ |
| Název signálu | Směr | Šířka (bity) | Popis |
| DATA_R_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data kanálu „R“ z XCVR |
| DATA_G_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data kanálu „G“ z XCVR |
| DATA_B_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data kanálu „B“ z XCVR |
| SCL_I | Vstup | 1 | Sériový vstup hodin I2C pro DDC |
| HPD_I | Vstup | 1 | Vstupní signál detekce horkého připojení. Zdroj je připojen k jímce. Signál HPD by měl být vysoký. |
| SDA_I | Vstup | 1 | Sériový datový vstup I2C pro DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pro I2C modul |
| BIT_SLIP_R_O | Výstup | 1 | Signál bitového skluzu do kanálu „R“ transceiveru |
| BIT_SLIP_G_O | Výstup | 1 | Signál bitového skluzu do kanálu „G“ transceiveru |
| BIT_SLIP_B_O | Výstup | 1 | Signál bitového skluzu do kanálu „B“ transceiveru |
| PLATNOST_VIDEA_DAT_O | Výstup | 1 | Platný výstup video dat |
| PLATNOST ZVUKOVÝCH_DAT_O | Výstup | 1 | Platný výstup zvukových dat |
| H_SYNC_O | Výstup | 1 | Horizontální synchronizační puls |
| V_SYNC_O | Výstup | 1 | Aktivní vertikální synchronizační impuls |
| R_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „R“ |
| JÍT | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „G“ |
| B_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „B“ |
| SDA_O | Výstup | 1 | Sériový datový výstup I2C pro DDC |
| HPD_O | Výstup | 1 | Výstupní signál detekce horkého připojení |
| ACR_CTS_O | Výstup | 20 | Doba cyklu regenerace audio hodinamp hodnota |
| ACR_N_O | Výstup | 20 | Parametr hodnoty regenerace audio hodin (N) |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerace audio hodin |
| ZVUK_SAMPLE_CH1_O | Výstup | 24 | Zvuky kanálu 1ample data |
| ZVUK_SAMPLE_CH2_O | Výstup | 24 | Zvuky kanálu 2ample data |
| ZVUK_SAMPLE_CH3_O | Výstup | 24 | Zvuky kanálu 3ample data |
| ZVUK_SAMPLE_CH4_O | Výstup | 24 | Zvuky kanálu 4ample data |
| ZVUK_SAMPLE_CH5_O | Výstup | 24 | Zvuky kanálu 5ample data |
| ZVUK_SAMPLE_CH6_O | Výstup | 24 | Zvuky kanálu 6ample data |
| ZVUK_SAMPLE_CH7_O | Výstup | 24 | Zvuky kanálu 7ample data |
| ZVUK_SAMPLE_CH8_O | Výstup | 24 | Zvuky kanálu 8ample data |
| HDMI_DVI_MODE_O | Výstup | 1 | Následují dva režimy:
|
Následující tabulka popisuje vstupní a výstupní porty HDMI RX IP pro rozhraní AXI4 Stream Video Interface.
Tabulka 4-3. Vstupní a výstupní porty pro rozhraní streamovaného videa AXI4
| Název portu | Směr | Šířka (bity) | Popis |
| TDATA_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka ✕ 3 bity | Výstupní video data [R, G, B] |
| TVALID_O | Výstup | 1 | Výstupní video platné |
| Název portu | Směr | Šířka (bity) | Popis |
| TLAST_O | Výstup | 1 | Výstupní signál konce rámce |
| TUSER_O | Výstup | 3 |
|
| TSTRB_O | Výstup | 3 | Výstupní video datový stroboskop |
| TKEEP_O | Výstup | 3 | Uchování výstupních video dat |
Následující tabulka popisuje vstupní a výstupní porty HDMI RX IP pro rozhraní AXI4 Stream Audio.
Tabulka 4-4. Vstupní a výstupní porty pro rozhraní AXI4 Stream Audio
| Název portu | Směr | Šířka (bity) | Popis |
| AUDIO_TDATA_O | Výstup | 24 | Výstupní zvuková data |
| AUDIO_TID_O | Výstup | 3 | Výstupní audio kanál |
| AUDIO_TVALID_O | Výstup | 1 | Výstupní audio platný signál |
Následující tabulka uvádí vstupní a výstupní porty HDMI RX IP pro nativní rozhraní, když je formát barev YUV444.
Tabulka 4-5. Vstup a výstup pro nativní rozhraní
| Název portu | Směr | Šířka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktivní-nízký asynchronní resetovací signál |
| LANE3_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál Lane 3 z XCVR |
| LANE2_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál Lane 2 z XCVR |
| LANE1_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál Lane 1 z XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktivně-nízký asynchronní resetovací signál EDID |
| LANE3_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data z dráhy 3 |
| LANE2_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data z dráhy 2 |
| LANE1_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data z dráhy 1 |
| DATOVÁ_LANE3_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data z dráhy 3 z XCVR |
| DATOVÁ_LANE2_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data z dráhy 2 z XCVR |
| DATOVÁ_LANE1_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data z dráhy 1 z XCVR |
| SCL_I | Vstup | 1 | Sériový vstup hodin I2C pro DDC |
| HPD_I | Vstup | 1 | Vstupní signál detekce horkého připojení. Zdroj je připojen k jímce. Signál HPD by měl být vysoký. |
| SDA_I | Vstup | 1 | Sériový datový vstup I2C pro DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pro I2C modul |
| BIT_SLIP_LANE3_O | Výstup | 1 | Signál bitového skluzu do dráhy 3 transceiveru |
| BIT_SLIP_LANE2_O | Výstup | 1 | Signál bitového skluzu do dráhy 2 transceiveru |
| BIT_SLIP_LANE1_O | Výstup | 1 | Signál bitového skluzu do dráhy 1 transceiveru |
| PLATNOST_VIDEA_DAT_O | Výstup | 1 | Platný výstup video dat |
| PLATNOST ZVUKOVÝCH_DAT_O | Výstup | 1 | Platný výstup zvukových dat |
| H_SYNC_O | Výstup | 1 | Horizontální synchronizační puls |
| V_SYNC_O | Výstup | 1 | Aktivní vertikální synchronizační impuls |
| Název portu | Směr | Šířka (bity) | Popis |
| Y_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „Y“ |
| Cb_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „Cb“ |
| Cr_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „Cr“ |
| SDA_O | Výstup | 1 | Sériový datový výstup I2C pro DDC |
| HPD_O | Výstup | 1 | Výstupní signál detekce horkého připojení |
| ACR_CTS_O | Výstup | 20 | Doba cyklu regenerace audio hodinamp hodnota |
| ACR_N_O | Výstup | 20 | Parametr hodnoty regenerace audio hodin (N) |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerace audio hodin |
| ZVUK_SAMPLE_CH1_O | Výstup | 24 | Zvuky kanálu 1ample data |
| ZVUK_SAMPLE_CH2_O | Výstup | 24 | Zvuky kanálu 2ample data |
| ZVUK_SAMPLE_CH3_O | Výstup | 24 | Zvuky kanálu 3ample data |
| ZVUK_SAMPLE_CH4_O | Výstup | 24 | Zvuky kanálu 4ample data |
| ZVUK_SAMPLE_CH5_O | Výstup | 24 | Zvuky kanálu 5ample data |
| ZVUK_SAMPLE_CH6_O | Výstup | 24 | Zvuky kanálu 6ample data |
| ZVUK_SAMPLE_CH7_O | Výstup | 24 | Zvuky kanálu 7ample data |
| ZVUK_SAMPLE_CH8_O | Výstup | 24 | Zvuky kanálu 8ample data |
Následující tabulka uvádí vstupní a výstupní porty HDMI RX IP pro nativní rozhraní, když je formát barev YUV422.
Tabulka 4-6. Vstup a výstup pro nativní rozhraní
| Název portu | Směr | Šířka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktivní-nízký asynchronní resetovací signál |
| LANE3_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál Lane 3 z XCVR |
| LANE2_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál Lane 2 z XCVR |
| LANE1_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál Lane 1 z XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktivně-nízký asynchronní resetovací signál EDID |
| LANE3_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data z dráhy 3 |
| LANE2_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data z dráhy 2 |
| LANE1_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data z dráhy 1 |
| DATOVÁ_LANE3_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data z dráhy 3 z XCVR |
| DATOVÁ_LANE2_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data z dráhy 2 z XCVR |
| DATOVÁ_LANE1_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data z dráhy 1 z XCVR |
| SCL_I | Vstup | 1 | Sériový vstup hodin I2C pro DDC |
| HPD_I | Vstup | 1 | Vstupní signál detekce horkého připojení. Zdroj je připojen k jímce. Signál HPD by měl být vysoký. |
| SDA_I | Vstup | 1 | Sériový datový vstup I2C pro DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pro I2C modul |
| BIT_SLIP_LANE3_O | Výstup | 1 | Signál bitového skluzu do dráhy 3 transceiveru |
| BIT_SLIP_LANE2_O | Výstup | 1 | Signál bitového skluzu do dráhy 2 transceiveru |
| BIT_SLIP_LANE1_O | Výstup | 1 | Signál bitového skluzu do dráhy 1 transceiveru |
| PLATNOST_VIDEA_DAT_O | Výstup | 1 | Platný výstup video dat |
| Název portu | Směr | Šířka (bity) | Popis |
| PLATNOST ZVUKOVÝCH_DAT_O | Výstup | 1 | Platný výstup zvukových dat |
| H_SYNC_O | Výstup | 1 | Horizontální synchronizační puls |
| V_SYNC_O | Výstup | 1 | Aktivní vertikální synchronizační impuls |
| Y_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „Y“ |
| C_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „C“ |
| SDA_O | Výstup | 1 | Sériový datový výstup I2C pro DDC |
| HPD_O | Výstup | 1 | Výstupní signál detekce horkého připojení |
| ACR_CTS_O | Výstup | 20 | Doba cyklu regenerace audio hodinamp hodnota |
| ACR_N_O | Výstup | 20 | Parametr hodnoty regenerace audio hodin (N) |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerace audio hodin |
| ZVUK_SAMPLE_CH1_O | Výstup | 24 | Zvuky kanálu 1ample data |
| ZVUK_SAMPLE_CH2_O | Výstup | 24 | Zvuky kanálu 2ample data |
| ZVUK_SAMPLE_CH3_O | Výstup | 24 | Zvuky kanálu 3ample data |
| ZVUK_SAMPLE_CH4_O | Výstup | 24 | Zvuky kanálu 4ample data |
| ZVUK_SAMPLE_CH5_O | Výstup | 24 | Zvuky kanálu 5ample data |
| ZVUK_SAMPLE_CH6_O | Výstup | 24 | Zvuky kanálu 6ample data |
| ZVUK_SAMPLE_CH7_O | Výstup | 24 | Zvuky kanálu 7ample data |
| ZVUK_SAMPLE_CH8_O | Výstup | 24 | Zvuky kanálu 8ample data |
Následující tabulka uvádí vstupní a výstupní porty rozhraní HDMI RX IP pro nativní rozhraní, když je povolena funkce SCRAMBLER.
Tabulka 4-7. Vstup a výstup pro nativní rozhraní
| Název portu | Směr | Šířka (bity) | Popis |
| RESET_N_I | Vstup | 1 | Aktivní-nízký asynchronní resetovací signál |
| R_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál „R“ z XCVR |
| G_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál „G“ z XCVR |
| B_RX_CLK_I | Vstup | 1 | Paralelní hodiny pro kanál „B“ z XCVR |
| EDID_RESET_N_I | Vstup | 1 | Aktivně-nízký asynchronní resetovací signál EDID |
| HDMI_KABEL_CLK_I | Vstup | 1 | Kabelové hodiny ze zdroje HDMI |
| R_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data kanálu „R“ |
| G_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data kanálu „G“ |
| B_RX_VALID_I | Vstup | 1 | Platný signál z XCVR pro paralelní data kanálu „B“ |
| DATA_R_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data kanálu „R“ z XCVR |
| DATA_G_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data kanálu „G“ z XCVR |
| DATA_B_I | Vstup | POČET PIXELŮ ✕ 10 bitů | Přijata paralelní data kanálu „B“ z XCVR |
| SCL_I | Vstup | 1 | Sériový vstup hodin I2C pro DDC |
| HPD_I | Vstup | 1 | Vstupní signál detekce horkého připojení. Zdroj je připojen k jímce a signál HPD by měl být vysoký. |
| SDA_I | Vstup | 1 | Sériový datový vstup I2C pro DDC |
| EDID_CLK_I | Vstup | 1 | Systémové hodiny pro I2C modul |
| BIT_SLIP_R_O | Výstup | 1 | Signál bitového skluzu do kanálu „R“ transceiveru |
| BIT_SLIP_G_O | Výstup | 1 | Signál bitového skluzu do kanálu „G“ transceiveru |
| Název portu | Směr | Šířka (bity) | Popis |
| BIT_SLIP_B_O | Výstup | 1 | Signál bitového skluzu do kanálu „B“ transceiveru |
| PLATNOST_VIDEA_DAT_O | Výstup | 1 | Platný výstup video dat |
| PLATNOST ZVUKOVÝCH_DAT_O | Výstup1 | 1 | Platný výstup zvukových dat |
| H_SYNC_O | Výstup | 1 | Horizontální synchronizační puls |
| V_SYNC_O | Výstup | 1 | Aktivní vertikální synchronizační impuls |
| DATOVÁ RYCHLOST_O | Výstup | 16 | Rychlost přenosu dat Rx. Následují hodnoty rychlosti přenosu dat:
|
| R_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „R“ |
| JÍT | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „G“ |
| B_O | Výstup | POČET PIXELŮ ✕ Barevná hloubka bitů | Dekódovaná data „B“ |
| SDA_O | Výstup | 1 | Sériový datový výstup I2C pro DDC |
| HPD_O | Výstup | 1 | Výstupní signál detekce horkého připojení |
| ACR_CTS_O | Výstup | 20 | Doba cyklu regenerace audio hodinamp hodnota |
| ACR_N_O | Výstup | 20 | Parametr hodnoty regenerace audio hodin (N) |
| ACR_VALID_O | Výstup | 1 | Platný signál regenerace audio hodin |
| ZVUK_SAMPLE_CH1_O | Výstup | 24 | Zvuky kanálu 1ample data |
| ZVUK_SAMPLE_CH2_O | Výstup | 24 | Zvuky kanálu 2ample data |
| ZVUK_SAMPLE_CH3_O | Výstup | 24 | Zvuky kanálu 3ample data |
| ZVUK_SAMPLE_CH4_O | Výstup | 24 | Zvuky kanálu 4ample data |
| ZVUK_SAMPLE_CH5_O | Výstup | 24 | Zvuky kanálu 5ample data |
| ZVUK_SAMPLE_CH6_O | Výstup | 24 | Zvuky kanálu 6ample data |
| ZVUK_SAMPLE_CH7_O | Výstup | 24 | Zvuky kanálu 7ample data |
| ZVUK_SAMPLE_CH8_O | Výstup | 24 | Zvuky kanálu 8ample data |
Testbench Simulation (Zeptejte se)
Testbench je k dispozici pro ověření funkčnosti jádra HDMI RX. Testbench funguje pouze v nativním rozhraní, pokud je počet pixelů jeden.
Chcete-li simulovat jádro pomocí testbench, proveďte následující kroky:
- V okně Tok návrhu rozbalte možnost Vytvořit návrh.
- Klikněte pravým tlačítkem myši na Vytvořit testovací stůl SmartDesign a poté klikněte na Spustit, jak je znázorněno na následujícím obrázku.
Obrázek 5-1. Vytváření SmartDesign Testbench
- Zadejte název testovacího prostředí SmartDesign a poté klikněte na OK.
Obrázek 5-2. Pojmenování testovacího prostředí SmartDesign
Vytvoří se testovací plocha SmartDesign a napravo od podokna Design Flow se zobrazí plátno. - Přejděte do katalogu Libero® SoC a vyberte View > Windows > Katalog IP adres a poté rozbalte položku Řešení – Video. Dvakrát klikněte na HDMI RX IP (v5.4.0) a poté klikněte na OK.
- Vyberte všechny porty, klikněte pravým tlačítkem myši a vyberte možnost Povýšit na nejvyšší úroveň.
- Na panelu nástrojů SmartDesign klikněte na Generovat komponentu.
- Na kartě Hierarchie stimulů klikněte pravým tlačítkem myši na testovací stanici HDMI_RX_TB. filea potom klikněte na Simulovat návrh před syntézou > Otevřít interaktivně.
Nástroj ModelSim® se otevře s testovací plochou, jak je znázorněno na následujícím obrázku.
Obrázek 5-3. Nástroj ModelSim s testovacím zařízením HDMI RX File
Důležité: IPokud je simulace přerušena z důvodu časového limitu běhu specifikovaného v DO file, použijte k dokončení simulace příkaz run -all.
Licence (Položit otázku)
HDMI RX IP je dodáván s následujícími dvěma možnostmi licence:
- Šifrované: Pro jádro je k dispozici kompletní šifrovaný kód RTL. Je k dispozici zdarma s jakoukoli licencí Libero, což umožňuje instancovat jádro pomocí SmartDesignu. Pomocí sady Libero můžete provádět simulaci, syntézu, rozvržení a programování křemíkového FPGA.
- RTL: Kompletní zdrojový kód RTL je licencován a je nutné jej zakoupit samostatně.
Výsledky simulace (Položit otázku)
Následující časový diagram pro HDMI RX IP znázorňuje periody video dat a řídicích dat.
Obrázek 6-1. Videodata
Následující diagram znázorňuje výstupy hsync a vsync pro odpovídající vstupy řídicích dat.
Obrázek 6-2. Signály horizontální a vertikální synchronizace
Následující diagram znázorňuje část EDID.
Obrázek 6-3. Signály EDID
Využití zdrojů (Zeptejte se)
HDMI RX IP je implementován v FPGA PolarFire® (MPF300T – pouzdro 1FCG1152I). Následující tabulka uvádí zdroje využívané při počtu pixelů = 1 pixel.
Tabulka 7-1. Využití zdrojů pro režim 1 pixelu
| Formát barev | Barevná hloubka | ŠKRABIČKA | Tkanina 4LUT | Tkanina DFF | Rozhraní 4LUT | Rozhraní DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Zakázat | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Zakázat | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Zakázat | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Zakázat | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Zakázat | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Zakázat | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Zakázat | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Zakázat | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Zakázat | 1585 | 1327 | 492 | 492 | 14 | 9 |
Následující tabulka uvádí zdroje použité při nastavení Počet pixelů = 4 pixely.
Tabulka 7-2. Využití zdrojů pro režim 4 pixelu
| Formát barev | Barevná hloubka | ŠKRABIČKA | Tkanina 4LUT | Tkanina DFF | Rozhraní 4LUT | Rozhraní DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Zakázat | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Zakázat | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Zakázat | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Umožnit | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Umožnit | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Umožnit | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Zakázat | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Zakázat | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Zakázat | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Zakázat | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Následující tabulka uvádí zdroje využívané při nastavení Počet pixelů = 4 pixely a povolené funkci MÍCHAČ.
Tabulka 7-3. Využití zdrojů pro 4pixelový režim a povolenou funkci SCRAMBLER
| Formát barev | Barevná hloubka | ŠKRABIČKA | Tkanina 4LUT | Tkanina DFF | Rozhraní 4LUT | Rozhraní DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Umožnit | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Umožnit | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Umožnit | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Systémová integrace (Zeptejte se)
Tato část ukazuje, jak integrovat IP do návrhu Libero.
Následující tabulka uvádí konfigurace PF XCVR, PF TX PLL a PF CCC potřebné pro různá rozlišení a bitové šířky.
Tabulka 8-1. Konfigurace PF XCVR, PF TX PLL a PF CCC
| Rezoluce | Bitová šířka | Konfigurace PF XCVR | PADIČKY CDR REF HODINY | Konfigurace PF CCC | |||
| Rychlost přenosu dat RX | Referenční hodinová frekvence RX CDR | Šířka tkaniny RX PCS | Vstupní frekvence | Výstupní frekvence | |||
| 1 pixel (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 pixel (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 pixel (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampNávrh 1: Pokud je nakonfigurován režim Barevná hloubka = 8 bitů a Počet pixelů = 1 pixel, je to znázorněno na následujícím obrázku.
Obrázek 8-1. HDMI RX Sample Design 1
Napřample, v 8bitových konfiguracích jsou součástí návrhu následující komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je konfigurován pro plně duplexní režim TX a RX. Přenosová rychlost RX je 1485 Mbps v režimu PMA s šířkou dat konfigurovanou jako 10 bitů pro režim 1 PXL a referenční frekvencí CDR 148.5 MHz. Přenosová rychlost TX je 1485 Mbps v režimu PMA s šířkou dat konfigurovanou jako 10 bitů s dělením hodin 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK jsou řízeny z PF_XCVR_REF_CLK s piny AE27 a AE28.
- Pin EDID CLK_I by měl být řízen taktovací frekvencí 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I jsou řízeny LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I jsou řízeny parametry LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I jsou řízeny parametry LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
HDMI RX SampNávrh 2: Pokud je nakonfigurován režim Barevná hloubka = 8 bitů a Počet pixelů = 4 pixel, je to znázorněno na následujícím obrázku.
Obrázek 8-2. HDMI RX Sample Design 2
Napřample, v 8bitových konfiguracích jsou součástí návrhu následující komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je konfigurován pro plně duplexní režim TX a RX. Přenosová rychlost RX je 1485 Mbps v režimu PMA s šířkou dat konfigurovanou jako 40 bitů pro režim 4 PXL a referenční frekvencí CDR 148.5 MHz. Přenosová rychlost TX je 1485 Mbps v režimu PMA s šířkou dat konfigurovanou jako 40 bitů s dělením hodin 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK jsou řízeny z PF_XCVR_REF_CLK s piny AE27 a AE28.
- Pin EDID CLK_I by měl být řízen taktovací frekvencí 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I jsou řízeny LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I jsou řízeny parametry LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I jsou řízeny parametry LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
HDMI RX SampNávrh 3: Pokud je nakonfigurováno Barevná hloubka = 8 bitů, Počet pixelů = 4, režim Pixel a MÍCHAČKA = Povoleno, je znázorněno na následujícím obrázku.
Obrázek 8-3. HDMI RX Sample Design 3
Napřample, v 8bitových konfiguracích jsou součástí návrhu následující komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je konfigurován pro nezávislý režim TX a RX. Přenosová rychlost RX je 5940 Mbps v režimu PMA s šířkou dat konfigurovanou jako 40 bitů pro režim 4 PXL a referenčními hodinami CDR 148.5 MHz. Přenosová rychlost TX je 5940 Mbps v režimu PMA s šířkou dat konfigurovanou jako 40 bitů s dělením hodin 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK jsou řízeny z PF_XCVR_REF_CLK s piny AF29 a AF30.
- Pin EDID CLK_I by měl být řízen taktem 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I jsou řízeny LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I jsou řízeny parametry LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I jsou řízeny parametry LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
HDMI RX SampNávrh 4: Pokud je nakonfigurováno Barevná hloubka = 12 bitů, Počet pixelů = 4, režim Pixel a MÍCHAČKA = Povoleno, je znázorněno na následujícím obrázku.
Obrázek 8-4. HDMI RX Sample Design 4
Napřample, v 12bitových konfiguracích jsou součástí návrhu následující komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je konfigurován pro režim pouze RX. Přenosová rychlost RX je 4455 Mbps v režimu PMA, šířka dat je konfigurována na 40 bitů pro režim 4 PXL a referenční frekvence CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK jsou řízeny z PF_XCVR_REF_CLK s piny AF29 a AF30.
- Pin EDID CLK_I by měl být řízen taktem 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I jsou řízeny LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I jsou řízeny parametry LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I jsou řízeny parametry LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
- Modul PF_CCC_C0 generuje hodinový signál s názvem OUT0_FABCLK_0 s frekvencí 74.25 MHz, odvozený ze vstupního hodinového signálu 111.375 MHz, který je řízen LANE1_RX_CLK_R.
HDMI RX SampNávrh 5: Pokud je nakonfigurováno s Barevná hloubka = 8 bitů, Počet pixelů = 4, Režim pixelů a SCRAMBLER = Povoleno, je to znázorněno na následujícím obrázku. Toto provedení využívá dynamickou datovou rychlost s DRI.
Obrázek 8-5. HDMI RX Sample Design 5
Napřample, v 8bitových konfiguracích jsou součástí návrhu následující komponenty:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) je konfigurován pro režim RX Only s povoleným rozhraním dynamické rekonfigurace. Přenosová rychlost RX je 5940 Mbps v režimu PMA, s šířkou dat konfigurovanou na 40 bitů pro režim 4 PXL a referenčním taktem CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK a LANE3_CDR_REF_CLK jsou řízeny z PF_XCVR_REF_CLK s piny AF29 a AF30.
- Pin EDID CLK_I by měl být řízen taktem 150 MHz s CCC.
- R_RX_CLK_I, G_RX_CLK_I a B_RX_CLK_I jsou řízeny LANE3_TX_CLK_R, LANE2_TX_CLK_R a LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I a B_RX_VALID_I jsou řízeny parametry LANE3_RX_VAL, LANE2_RX_VAL a LANE1_RX_VAL.
- DATA_R_I, DATA_G_I a DATA_B_I jsou řízeny parametry LANE3_RX_DATA, LANE2_RX_DATA a LANE1_RX_DATA.
Historie revizí (Zeptejte se)
Historie revizí popisuje změny, které byly v dokumentu implementovány. Změny jsou uvedeny podle revizí, počínaje nejnovější publikací.
Tabulka 9-1. Historie revizí
| Revize | Datum | Popis |
| D | 02/2025 | Následuje seznam změn provedených v revizi C dokumentu:
|
| C | 02/2023 | Následuje seznam změn provedených v revizi C dokumentu:
|
| B | 09/2022 | Níže je uveden seznam změn provedených v revizi B dokumentu:
|
| A | 04/2022 | Níže je uveden seznam změn v revizi A dokumentu:
|
| 2.0 | — | Níže je uveden souhrn změn provedených v této revizi.
|
| 1.0 | 08/2021 | Počáteční revize. |
Podpora Microchip FPGA
Skupina produktů Microchip FPGA podporuje své produkty různými podpůrnými službami, včetně zákaznických služeb, zákaznického centra technické podpory, a webmísto a celosvětové prodejní kanceláře. Zákazníkům se doporučuje, aby před kontaktováním podpory navštívili online zdroje Microchip, protože je velmi pravděpodobné, že jejich dotazy již byly zodpovězeny. Kontaktujte centrum technické podpory prostřednictvím webmísto na www.microchip.com/support. Uveďte číslo dílu FPGA zařízení, vyberte vhodnou kategorii pouzdra a nahrajte design files při vytváření případu technické podpory. Obraťte se na zákaznický servis pro netechnickou podporu produktu, jako je cena produktu, aktualizace produktu, informace o aktualizaci, stav objednávky a autorizace.
- Ze Severní Ameriky volejte 800.262.1060
- Ze zbytku světa volejte 650.318.4460
- Fax odkudkoli na světě, 650.318.8044 XNUMX XNUMX
Informace o mikročipu
ochranné známky
Název a logo „Microchip“, logo „M“ a další názvy, loga a značky jsou registrované a neregistrované ochranné známky společnosti Microchip Technology Incorporated nebo jejích poboček a/nebo dceřiných společností ve Spojených státech a/nebo jiných zemích („Microchip Ochranné známky“). Informace týkající se ochranných známek Microchip naleznete na adrese https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Právní upozornění
Tato publikace a zde uvedené informace mohou být použity pouze s produkty Microchip, včetně návrhu, testování a integrace produktů Microchip s vaší aplikací. Použití těchto informací jakýmkoli jiným způsobem porušuje tyto podmínky. Informace týkající se aplikací zařízení jsou poskytovány pouze pro vaše pohodlí a mohou být nahrazeny aktualizacemi. Je vaší odpovědností zajistit, aby vaše aplikace odpovídala vašim specifikacím. Obraťte se na místní obchodní zastoupení Microchip pro další podporu nebo získejte další podporu na www.microchip.com/en-us/support/design-help/client-support-services.
TYTO INFORMACE POSKYTUJE SPOLEČNOST MICROCHIP „TAK JAK JSOU“. MICROCHIP NEPOSKYTUJE ŽÁDNÁ PROHLÁŠENÍ ANI ZÁRUKY JAKÉHOKOLI DRUHU, AŤ UŽ VÝSLOVNÉ ČI PŘEDPOKLÁDANÉ, PÍSEMNÉ NEBO ÚSTNÍ, ZÁKONNÉ NEBO JINÉ, TÝKAJÍCÍ SE INFORMACÍ VČETNĚ, ALE NE OMEZENÍ, JAKÝCHKOLI PŘEDPOKLÁDANÝCH ZÁRUK, ZÁRUK NEPORUŠENÍ TNCH OBCHODU KONKRÉTNÍ ÚČEL NEBO ZÁRUKY VZTAHUJÍCÍ SE K JEHO STAVU, KVALITĚ NEBO VÝKONU.
V ŽÁDNÉM PŘÍPADĚ NEBUDE MICROCHIP ODPOVĚDNÁ ZA ŽÁDNÉ NEPŘÍMÉ, ZVLÁŠTNÍ, TRESTNÉ, NÁHODNÉ NEBO NÁSLEDNÉ ZTRÁTY, ŠKODY, NÁKLADY NEBO NÁKLADY JAKÉHOKOLI DRUHU, JAKKOLI SOUVISEJÍCÍ S INFORMACÍ NEBO JEJICH POUŽITÍM, JAKKOLI BY BYLO UVEDENO, JAK BY BYLO ZPŮSOBeno, MOŽNOST NEBO ŠKODY JSOU PŘEDVÍDAJÍCÍ. CELKOVÁ ODPOVĚDNOST SPOLEČNOSTI MICROCHIP ZA VŠECHNY NÁROKY SOUVISEJÍCÍ S INFORMACEMI NEBO JEJICH POUŽITÍM NEPŘEKROČÍ V NEJVYŠŠÍM ROZSAHU POVOLENÉM ZÁKONEM, KTERÉ JSTE ZA INFORMACE ZAPLATILI PŘÍMO SPOLEČNOSTI MICROCHIP.
Použití zařízení Microchip v aplikacích na podporu života a/nebo v bezpečnostních aplikacích je zcela na riziko kupujícího a kupující souhlasí s tím, že bude Microchip bránit, odškodnit a chránit před všemi škodami, nároky, žalobami nebo výdaji vyplývajícími z takového použití. Žádné licence nejsou poskytovány, implicitně ani jinak, v rámci jakýchkoli práv duševního vlastnictví společnosti Microchip, pokud není uvedeno jinak.
Funkce ochrany kódem zařízení Microchip
Všimněte si následujících podrobností o funkci ochrany kódu na produktech Microchip:
- Produkty Microchip splňují specifikace obsažené v jejich konkrétním datovém listu Microchip.
- Společnost Microchip věří, že její řada produktů je bezpečná, pokud se používají zamýšleným způsobem, v rámci provozních specifikací a za normálních podmínek.
- Microchip si cení a agresivně chrání svá práva duševního vlastnictví. Pokusy o porušení funkcí ochrany kódu produktů Microchip jsou přísně zakázány a mohou porušovat zákon Digital Millennium Copyright Act.
- Společnost Microchip ani žádný jiný výrobce polovodičů nemůže zaručit bezpečnost svého kódu. Ochrana kódem neznamená, že garantujeme, že produkt je „nerozbitný“. Ochrana kódu se neustále vyvíjí. Společnost Microchip se zavázala neustále zlepšovat funkce ochrany kódu našich produktů.
© 2025 Microchip Technology Inc. a její dceřiné společnosti
FAQ
- Otázka: Jak aktualizuji jádro HDMI RX IP?
A: IP jádro lze aktualizovat pomocí softwaru Libero SoC nebo ručně stáhnout z katalogu. Po instalaci do IP katalogu softwaru Libero SoC jej lze konfigurovat, generovat a instancovat v aplikaci SmartDesign pro zahrnutí do projektu.
Dokumenty / zdroje
 |
MICROCHIP PolarFire FPGA Multimediální rozhraní s vysokým rozlišením HDMI přijímač [pdfUživatelská příručka PolarFire FPGA, HDMI přijímač PolarFire FPGA s vysokým rozlišením multimediálního rozhraní, HDMI přijímač s vysokým rozlišením multimediálního rozhraní, HDMI přijímač s multimediálním rozhraním, HDMI přijímač s rozhraním, HDMI přijímač |
