MICROCHIP PolarFire FPGA Interfață multimedia de înaltă definiție Receptor HDMI
Introducere (Pune o întrebare)
Receptorul IP de interfață multimedia de înaltă definiție (HDMI) al Microchip acceptă recepția de date video și pachete audio descrise în specificația standard HDMI. HDMI RX IP este proiectat special pentru dispozitivele PolarFire® FPGA și PolarFire System on Chip (SoC) FPGA care acceptă HDMI 2.0 pentru rezoluții de până la 1920 × 1080 la 60 Hz în modul un pixel și până la 3840 × 2160 la 60 Hz în modul patru pixeli. RX IP acceptă Hot Plug Detect (HPD) pentru monitorizarea pornirii sau opririi și deconectați sau conectați evenimentele pentru a indica comunicarea dintre sursa HDMI și receptorul HDMI.
Sursa HDMI folosește canalul de date de afișare (DDC) pentru a citi datele de identificare a afișajului extins (EDID) ale chiuvetei pentru a descoperi configurația și/sau capabilitățile chiuvetei. HDMI RX IP are EDID preprogramat, pe care o sursă HDMI îl poate citi printr-un canal I2C standard. Transceiverele de dispozitiv PolarFire FPGA și PolarFire SoC FPGA sunt utilizate împreună cu RX IP pentru a deserializa datele seriale în date pe 10 biți. Canalele de date din HDMI li se permite să aibă o distorsiune considerabilă între ele. HDMI RX IP elimină deformarea dintre canalele de date utilizând First-In First-Out (FIFO-uri). Acest IP convertește datele TMDS (Transition Minimized Differential Signaling) primite de la sursa HDMI prin transceiver în date de pixeli RGB pe 24 de biți, date audio pe 24 de biți și semnale de control. Cele patru jetoane de control standard specificate în protocolul HDMI sunt utilizate pentru alinierea fază a datelor în timpul deserializării.
Rezumat
Următorul tabel oferă un rezumat al caracteristicilor IP HDMI RX.
Tabelul 1. Caracteristici IP HDMI RX
| Versiunea de bază | Acest ghid de utilizare acceptă HDMI RX IP v5.4. |
| Familii de dispozitive acceptate |
|
| Flux de instrumente acceptat | Necesită Libero® SoC v12.0 sau versiuni ulterioare. |
| Interfețe acceptate | Interfețele acceptate de HDMI RX IP sunt:
|
| Licențiere | HDMI RX IP este furnizat cu următoarele două opțiuni de licență:
|
Caracteristici
HDMI RX IP are următoarele caracteristici:
- Compatibil cu HDMI 2.0
- Suportă adâncime de culoare de 8, 10, 12 și 16 biți
- Suportă formate de culoare precum RGB, YUV 4:2:2 și YUV 4:4:4
- Suporta unul sau patru pixeli pe intrare de ceas
- Acceptă rezoluții de până la 1920 ✕ 1080 la 60 Hz în modul One Pixel și până la 3840 ✕ 2160 la 60 Hz în modul Four Pixel.
- Detectează conectarea la cald
- Suporta Schema de decodare – TMDS
- Suportă intrare DVI
- Acceptă canalul de date de afișare (DDC) și canalul de date de afișare îmbunătățit (E-DDC)
- Suportă interfața video nativă și AXI4 Stream pentru transferul de date video
- Suportă interfața audio nativă și AXI4 Stream pentru transferul de date audio
Funcții neacceptate
Următoarele sunt caracteristicile neacceptate ale HDMI RX IP:
- Formatul de culoare 4:2:0 nu este acceptat.
- Gama dinamică înaltă (HDR) și Protecția conținutului digital cu lățime de bandă mare (HDCP) nu sunt acceptate.
- Rata de reîmprospătare variabilă (VRR) și modul automat de latență scăzută (ALLM) nu sunt acceptate.
- Parametrii de sincronizare orizontală care nu sunt divizibili cu patru în modul Four Pixel nu sunt acceptați.
Instrucțiuni de instalare
Nucleul IP trebuie instalat în Catalogul IP al software-ului Libero® SoC automat prin intermediul funcției de actualizare a Catalogului IP din software-ul Libero SoC, sau este descărcat manual din catalog. Odată ce nucleul IP este instalat în Catalogul IP al software-ului Libero SoC, acesta este configurat, generat și instanțiat în Smart Design pentru a fi inclus în proiectul Libero.
Dispozitive sursă testate (Pune o întrebare)
Următorul tabel listează dispozitivele sursă testate.
Tabelul 1-1. Dispozitive cu surse testate
| Dispozitive | Modul Pixel | Rezoluții testate | Adâncimea culorii (biți) | Modul Culoare | Audio |
| Analizor HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS și 1080P 60 FPS | 8 | RGB, YUV444 și YUV422 | Da |
| 1080P 30 FPS | 8, 10, 12 și 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS și 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 și 16 | ||||
| 4K 30 FPS | 8, 10, 12 și 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Da |
| 4 | 1080P 60 FPS și 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Da |
| 4 | 4K 30 FPS și 4K 60 FPS | ||||
| Tester HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS și 1080P 60 FPS | 8 | RGB, YUV444 și YUV422 | Da |
| 1080P 30 FPS | 8, 10, 12 și 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS și 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 și 16 | ||||
| Kit NVIDIA® Jetson AGX Orin 32GB H01 | 1 | 1080P 30 FPS | 8 | RGB | Nu |
| 4 | 4K 60 FPS |
Configurare IP HDMI RX (Pune o întrebare)
Această secțiune oferă un overview a interfeței HDMI RX IP Configurator și a componentelor acesteia. Configuratorul IP HDMI RX oferă o interfață grafică pentru a configura miezul HDMI RX. Acest configurator permite utilizatorului să selecteze parametri precum Număr de pixeli, Număr de canale audio, Interfață video, Interfață audio, SCRAMBLER, Adâncimea culorii, Formatul culorii, Banc de testare și Licență. Interfața Configurator include meniuri drop-down și opțiuni pentru personalizarea setărilor. Configurațiile cheilor sunt descrise în Tabelul 4-1. Figura următoare oferă o detaliere view a interfeței HDMI RX IP Configurator.
Figura 2-1. Configurator IP HDMI RX
Interfața include și butoanele OK și Anulare pentru a confirma sau a renunța la configurații.
Implementare hardware (Pune o întrebare)
Următoarele figuri descriu interfața HDMI RX IP cu transceiver (XCVR).
Figura 3-1. Diagrama bloc HDMI RX
Figura 3-2. Diagrama bloc detaliată a receptorului
HDMI RX este format din trei stages:
- Alinierul de fază aliniază datele paralele cu privire la limitele jetonului de control utilizând alunecarea bitului transceiver-ului.
- Decodorul TMDS convertește datele codificate pe 10 biți în date de pixeli video de 8 biți, date de pachete audio pe 4 biți și semnale de control pe 2 biți.
- FIFO-urile elimină deformarea dintre ceasurile benzilor R, G și B.
Aliniere de fază (Pune o întrebare)
Datele paralele pe 10 biți de la XCVR nu sunt întotdeauna aliniate cu limitele de cuvinte codificate TMDS. Datele paralele trebuie să fie deplasate și aliniate pentru a decoda datele. Alinierea de fază aliniază datele paralele primite la granițele cuvintelor folosind caracteristica de alunecare a biților din XCVR. XCVR în modul Per-Monitor DPI Awareness (PMA) permite caracteristica bit-slip, unde ajustează alinierea cuvântului deserializat de 10 biți cu 1 bit. De fiecare dată, după ajustarea cuvântului de 10 biți cu poziția de alunecare de 1 bit, acesta este comparat cu oricare dintre cele patru jetoane de control ale protocolului HDMI pentru a bloca poziția în timpul perioadei de control. Cuvântul de 10 biți este corect aliniat și considerat valabil pentru următorul stages. Fiecare canal de culoare are propriul său aliniator de fază, decodorul TMDS începe decodarea numai atunci când toate alinierii de fază sunt blocate pentru a corecta granițele cuvintelor.
Decodor TMDS (Pune o întrebare)
Decodorul TMDS decodifică datele deserializate pe 10 biți de la transceiver în date de pixeli de 8 biți în timpul perioadei video. HSYNC, VSYNC și PACKET HEADER sunt generate în timpul perioadei de control din datele canalului albastru pe 10 biți. Pachetele de date audio sunt decodificate pe canalul R și G fiecare cu patru biți. Decodorul TMDS al fiecărui canal funcționează pe propriul ceas. Prin urmare, poate avea o anumită declinare între canale.
Deformarea canal la canal (Pune o întrebare)
O logică de declinare bazată pe FIFO este utilizată pentru a elimina deformarea dintre canale. Fiecare canal primește un semnal valid de la unitățile de aliniere de fază pentru a indica dacă datele primite pe 10 biți de la alinierea de fază sunt valide. Dacă toate canalele sunt valide (au realizat alinierea de fază), modulul FIFO începe să treacă date prin modulul FIFO utilizând semnale de activare a citirii și scrierii (scrierea și citirea continuă). Când un jeton de control este detectat în oricare dintre ieșirile FIFO, fluxul de citire este suspendat și este generat un semnal detectat de marker pentru a indica sosirea unui anumit marker în fluxul video. Fluxul de citire se reia numai când acest marker a ajuns pe toate cele trei canale. Ca rezultat, deformarea relevantă este eliminată. FIFO-urile cu ceas dublu sincronizează toate cele trei fluxuri de date cu ceasul canalului albastru pentru a elimina deformarea relevantă. Următoarea figură descrie tehnica de declinare canal la canal.
Figura 3-3. De-alinierea canal la canal
DDC (Pune o întrebare)
DDC este un canal de comunicație bazat pe specificația magistralei I2C. Sursa folosește comenzi I2C pentru a citi informațiile din E-EDID-ul unei chiuvete cu o adresă slave. HDMI RX IP utilizează EDID predefinit cu rezoluție multiplă care acceptă rezoluții de până la 1920 ✕ 1080 la 60 Hz în modul One Pixel și până la 3840 ✕ 2160 la 60 Hz în modul Four Pixel.
EDID reprezintă numele afișat ca afișaj Microcip HDMI.
Parametri HDMI RX și semnale de interfață (Pune o întrebare)
Această secțiune discută parametrii din configuratorul GUI HDMI RX și semnalele I/O.
Parametri de configurare (Pune o întrebare)
Următorul tabel listează parametrii de configurare din IP-ul HDMI RX.
Tabelul 4-1. Parametrii de configurare
| Nume parametru | Descriere |
| Format de culoare | Definește spațiul de culoare. Acceptă următoarele formate de culoare:
|
| Adâncimea culorii | Specifică numărul de biți per componentă de culoare. Suportă 8, 10, 12 și 16 biți per componentă. |
| Număr de pixeli | Indică numărul de pixeli pe intrare de ceas:
|
| SCRAMBLER | Suport pentru rezoluție 4K la 60 de cadre pe secundă:
|
| Numărul de canale audio | Suporta un număr de canale audio:
|
| Interfață video | Flux nativ și AXI |
| Interfață audio | Flux nativ și AXI |
| Banc de testare | Permite selectarea unui mediu de banc de testare. Suportă următoarele opțiuni de banc de testare:
|
| Licenţă | Specifică tipul de licență. Oferă următoarele două opțiuni de licență:
|
Porturi (Pune o întrebare)
Următorul tabel listează porturile de intrare și de ieșire ale HDMI RX IP pentru interfața nativă când Formatul de culoare este RGB.
Tabelul 4-2. Intrare și ieșire pentru interfața nativă
| Nume semnal | Direcţie | Lățime (biți) | Descriere |
| RESET_N_I | Intrare | 1 | Semnal de resetare asincron activ-scăzut |
| R_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul „R” de la XCVR |
| G_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul „G” de la XCVR |
| B_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul „B” de la XCVR |
| EDID_RESET_N_I | Intrare | 1 | Semnal de resetare a edid asincron activ-scăzut |
| R_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru date paralele pe canalul „R”. |
| G_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru date paralele pe canalul „G”. |
| B_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe canalul „B”. |
| Nume semnal | Direcţie | Lățime (biți) | Descriere |
| DATA_R_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe canalul „R” de la XCVR |
| DATA_G_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe canalul „G” de la XCVR |
| DATA_B_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe canalul „B” de la XCVR |
| SCL_I | Intrare | 1 | Intrare de ceas serial I2C pentru DDC |
| HPD_I | Intrare | 1 | Hot plug detectează semnalul de intrare. Sursa este conectată la chiuvetă. Semnalul HPD ar trebui să fie ridicat. |
| SDA_I | Intrare | 1 | Intrare de date seriale I2C pentru DDC |
| EDID_CLK_I | Intrare | 1 | Ceas de sistem pentru modulul I2C |
| BIT_SLIP_R_O | Ieșire | 1 | Semnal de alunecare a bitului către canalul „R” al transceiver-ului |
| BIT_SLIP_G_O | Ieșire | 1 | Semnal de alunecare a bitului către canalul „G” al transceiver-ului |
| BIT_SLIP_B_O | Ieșire | 1 | Semnal de alunecare a bitului către canalul „B” al transceiver-ului |
| VIDEO_DATA_VALID_O | Ieșire | 1 | Date video ieșire validă |
| AUDIO_DATA_VALID_O | Ieșire | 1 | Date audio ieșire validă |
| H_SYNC_O | Ieșire | 1 | Puls de sincronizare orizontală |
| V_SYNC_O | Ieșire | 1 | Puls de sincronizare verticală activ |
| R_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „R” decodificate |
| MERGE | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „G” decodificate |
| B_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „B” decodificate |
| SDA_O | Ieșire | 1 | Ieșire de date seriale I2C pentru DDC |
| HPD_O | Ieșire | 1 | Hot plug detectează semnalul de ieșire |
| ACR_CTS_O | Ieșire | 20 | Durata ciclului de regenerare a ceasului audioamp valoare |
| ACR_N_O | Ieșire | 20 | Parametrul valorii de regenerare a ceasului audio (N). |
| ACR_VALID_O | Ieșire | 1 | Semnal valid de regenerare a ceasului audio |
| AUDIO_SAMPLE_CH1_O | Ieșire | 24 | Canalul 1 audio sample date |
| AUDIO_SAMPLE_CH2_O | Ieșire | 24 | Canalul 2 audio sample date |
| AUDIO_SAMPLE_CH3_O | Ieșire | 24 | Canalul 3 audio sample date |
| AUDIO_SAMPLE_CH4_O | Ieșire | 24 | Canalul 4 audio sample date |
| AUDIO_SAMPLE_CH5_O | Ieșire | 24 | Canalul 5 audio sample date |
| AUDIO_SAMPLE_CH6_O | Ieșire | 24 | Canalul 6 audio sample date |
| AUDIO_SAMPLE_CH7_O | Ieșire | 24 | Canalul 7 audio sample date |
| AUDIO_SAMPLE_CH8_O | Ieșire | 24 | Canalul 8 audio sample date |
| HDMI_DVI_MODE_O | Ieșire | 1 | Următoarele sunt cele două moduri:
|
Următorul tabel descrie porturile de intrare și de ieșire ale HDMI RX IP pentru interfața video Stream AXI4.
Tabelul 4-3. Porturi de intrare și ieșire pentru interfața video Stream AXI4
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| TDATA_O | Ieșire | NUMĂR DE PIXELI ✕ Adâncimea culorii ✕ 3 biți | Date video de ieșire [R, G, B] |
| TVALID_O | Ieșire | 1 | Ieșire video validă |
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| TLAST_O | Ieșire | 1 | Semnal de sfârșit a cadrului de ieșire |
| TUSER_O | Ieșire | 3 |
|
| TSRB_O | Ieșire | 3 | Ieșire stroboscop de date video |
| TKEEP_O | Ieșire | 3 | Păstrarea datelor video de ieșire |
Următorul tabel descrie porturile de intrare și de ieșire ale HDMI RX IP pentru interfața audio Stream AXI4.
Tabelul 4-4. Porturi de intrare și ieșire pentru interfața audio AXI4 Stream
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| AUDIO_TDATA_O | Ieșire | 24 | Ieșire date audio |
| AUDIO_TID_O | Ieșire | 3 | Canal de ieșire audio |
| AUDIO_TVALID_O | Ieșire | 1 | Ieșire semnal audio valid |
Următorul tabel listează porturile de intrare și de ieșire ale HDMI RX IP pentru interfața nativă când Color Format este YUV444.
Tabelul 4-5. Intrare și ieșire pentru interfața nativă
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| RESET_N_I | Intrare | 1 | Semnal de resetare asincron activ-scăzut |
| LANE3_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul Lane 3 de la XCVR |
| LANE2_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul Lane 2 de la XCVR |
| LANE1_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul Lane 1 de la XCVR |
| EDID_RESET_N_I | Intrare | 1 | Semnal de resetare a edid asincron activ-scăzut |
| LANE3_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe banda 3 |
| LANE2_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe banda 2 |
| LANE1_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe banda 1 |
| DATA_LANE3_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe banda 3 de la XCVR |
| DATA_LANE2_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe banda 2 de la XCVR |
| DATA_LANE1_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe banda 1 de la XCVR |
| SCL_I | Intrare | 1 | Intrare de ceas serial I2C pentru DDC |
| HPD_I | Intrare | 1 | Hot plug detectează semnalul de intrare. Sursa este conectată la chiuvetă. Semnalul HPD ar trebui să fie ridicat. |
| SDA_I | Intrare | 1 | Intrare de date seriale I2C pentru DDC |
| EDID_CLK_I | Intrare | 1 | Ceas de sistem pentru modulul I2C |
| BIT_SLIP_LANE3_O | Ieșire | 1 | Semnal de alunecare a bitului către banda 3 a transceiver-ului |
| BIT_SLIP_LANE2_O | Ieșire | 1 | Semnal de alunecare a bitului către banda 2 a transceiver-ului |
| BIT_SLIP_LANE1_O | Ieșire | 1 | Semnal de alunecare a bitului către banda 1 a transceiver-ului |
| VIDEO_DATA_VALID_O | Ieșire | 1 | Date video ieșire validă |
| AUDIO_DATA_VALID_O | Ieșire | 1 | Date audio ieșire validă |
| H_SYNC_O | Ieșire | 1 | Puls de sincronizare orizontală |
| V_SYNC_O | Ieșire | 1 | Puls de sincronizare verticală activ |
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| Y_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date decodificate „Y”. |
| Cb_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „Cb” decodificate |
| Cr_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „Cr” decodificate |
| SDA_O | Ieșire | 1 | Ieșire de date seriale I2C pentru DDC |
| HPD_O | Ieșire | 1 | Hot plug detectează semnalul de ieșire |
| ACR_CTS_O | Ieșire | 20 | Durata ciclului de regenerare a ceasului audioamp valoare |
| ACR_N_O | Ieșire | 20 | Parametrul valorii de regenerare a ceasului audio (N). |
| ACR_VALID_O | Ieșire | 1 | Semnal valid de regenerare a ceasului audio |
| AUDIO_SAMPLE_CH1_O | Ieșire | 24 | Canalul 1 audio sample date |
| AUDIO_SAMPLE_CH2_O | Ieșire | 24 | Canalul 2 audio sample date |
| AUDIO_SAMPLE_CH3_O | Ieșire | 24 | Canalul 3 audio sample date |
| AUDIO_SAMPLE_CH4_O | Ieșire | 24 | Canalul 4 audio sample date |
| AUDIO_SAMPLE_CH5_O | Ieșire | 24 | Canalul 5 audio sample date |
| AUDIO_SAMPLE_CH6_O | Ieșire | 24 | Canalul 6 audio sample date |
| AUDIO_SAMPLE_CH7_O | Ieșire | 24 | Canalul 7 audio sample date |
| AUDIO_SAMPLE_CH8_O | Ieșire | 24 | Canalul 8 audio sample date |
Următorul tabel listează porturile de intrare și de ieșire ale HDMI RX IP pentru interfața nativă când Color Format este YUV422.
Tabelul 4-6. Intrare și ieșire pentru interfața nativă
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| RESET_N_I | Intrare | 1 | Semnal de resetare asincron activ-scăzut |
| LANE3_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul Lane 3 de la XCVR |
| LANE2_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul Lane 2 de la XCVR |
| LANE1_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul Lane 1 de la XCVR |
| EDID_RESET_N_I | Intrare | 1 | Semnal de resetare a edid asincron activ-scăzut |
| LANE3_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe banda 3 |
| LANE2_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe banda 2 |
| LANE1_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe banda 1 |
| DATA_LANE3_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe banda 3 de la XCVR |
| DATA_LANE2_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe banda 2 de la XCVR |
| DATA_LANE1_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe banda 1 de la XCVR |
| SCL_I | Intrare | 1 | Intrare de ceas serial I2C pentru DDC |
| HPD_I | Intrare | 1 | Hot plug detectează semnalul de intrare. Sursa este conectată la chiuvetă. Semnalul HPD ar trebui să fie ridicat. |
| SDA_I | Intrare | 1 | Intrare de date seriale I2C pentru DDC |
| EDID_CLK_I | Intrare | 1 | Ceas de sistem pentru modulul I2C |
| BIT_SLIP_LANE3_O | Ieșire | 1 | Semnal de alunecare a bitului către banda 3 a transceiver-ului |
| BIT_SLIP_LANE2_O | Ieșire | 1 | Semnal de alunecare a bitului către banda 2 a transceiver-ului |
| BIT_SLIP_LANE1_O | Ieșire | 1 | Semnal de alunecare a bitului către banda 1 a transceiver-ului |
| VIDEO_DATA_VALID_O | Ieșire | 1 | Date video ieșire validă |
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| AUDIO_DATA_VALID_O | Ieșire | 1 | Date audio ieșire validă |
| H_SYNC_O | Ieșire | 1 | Puls de sincronizare orizontală |
| V_SYNC_O | Ieșire | 1 | Puls de sincronizare verticală activ |
| Y_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date decodificate „Y”. |
| C_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „C” decodificate |
| SDA_O | Ieșire | 1 | Ieșire de date seriale I2C pentru DDC |
| HPD_O | Ieșire | 1 | Hot plug detectează semnalul de ieșire |
| ACR_CTS_O | Ieșire | 20 | Durata ciclului de regenerare a ceasului audioamp valoare |
| ACR_N_O | Ieșire | 20 | Parametrul valorii de regenerare a ceasului audio (N). |
| ACR_VALID_O | Ieșire | 1 | Semnal valid de regenerare a ceasului audio |
| AUDIO_SAMPLE_CH1_O | Ieșire | 24 | Canalul 1 audio sample date |
| AUDIO_SAMPLE_CH2_O | Ieșire | 24 | Canalul 2 audio sample date |
| AUDIO_SAMPLE_CH3_O | Ieșire | 24 | Canalul 3 audio sample date |
| AUDIO_SAMPLE_CH4_O | Ieșire | 24 | Canalul 4 audio sample date |
| AUDIO_SAMPLE_CH5_O | Ieșire | 24 | Canalul 5 audio sample date |
| AUDIO_SAMPLE_CH6_O | Ieșire | 24 | Canalul 6 audio sample date |
| AUDIO_SAMPLE_CH7_O | Ieșire | 24 | Canalul 7 audio sample date |
| AUDIO_SAMPLE_CH8_O | Ieșire | 24 | Canalul 8 audio sample date |
Următorul tabel listează porturile de intrare și de ieșire ale HDMI RX IP pentru interfața nativă când SCRAMBLER este activat.
Tabelul 4-7. Intrare și ieșire pentru interfața nativă
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| RESET_N_I | Intrare | 1 | Semnal de resetare asincron activ-scăzut |
| R_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul „R” de la XCVR |
| G_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul „G” de la XCVR |
| B_RX_CLK_I | Intrare | 1 | Ceas paralel pentru canalul „B” de la XCVR |
| EDID_RESET_N_I | Intrare | 1 | Semnal de resetare a edid asincron activ-scăzut |
| HDMI_CABLE_CLK_I | Intrare | 1 | Ceas prin cablu de la sursa HDMI |
| R_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru date paralele pe canalul „R”. |
| G_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru date paralele pe canalul „G”. |
| B_RX_VALID_I | Intrare | 1 | Semnal valid de la XCVR pentru datele paralele pe canalul „B”. |
| DATA_R_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe canalul „R” de la XCVR |
| DATA_G_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe canalul „G” de la XCVR |
| DATA_B_I | Intrare | NUMĂR DE PIXELI ✕ 10 biți | S-au primit date paralele pe canalul „B” de la XCVR |
| SCL_I | Intrare | 1 | Intrare de ceas serial I2C pentru DDC |
| HPD_I | Intrare | 1 | Hot plug detectează semnalul de intrare. Sursa este conectată la chiuvetă, iar semnalul HPD ar trebui să fie ridicat. |
| SDA_I | Intrare | 1 | Intrare de date seriale I2C pentru DDC |
| EDID_CLK_I | Intrare | 1 | Ceas de sistem pentru modulul I2C |
| BIT_SLIP_R_O | Ieșire | 1 | Semnal de alunecare a bitului către canalul „R” al transceiver-ului |
| BIT_SLIP_G_O | Ieșire | 1 | Semnal de alunecare a bitului către canalul „G” al transceiver-ului |
| Numele portului | Direcţie | Lățime (biți) | Descriere |
| BIT_SLIP_B_O | Ieșire | 1 | Semnal de alunecare a bitului către canalul „B” al transceiver-ului |
| VIDEO_DATA_VALID_O | Ieșire | 1 | Date video ieșire validă |
| AUDIO_DATA_VALID_O | Ieșire1 | 1 | Date audio ieșire validă |
| H_SYNC_O | Ieșire | 1 | Puls de sincronizare orizontală |
| V_SYNC_O | Ieșire | 1 | Puls de sincronizare verticală activ |
| DATA_ RATE_O | Ieșire | 16 | Rata datelor Rx. Următoarele sunt valorile ratei de date:
|
| R_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „R” decodificate |
| MERGE | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „G” decodificate |
| B_O | Ieșire | NUMĂR DE PIXELI ✕ Biți pentru adâncimea culorii | Date „B” decodificate |
| SDA_O | Ieșire | 1 | Ieșire de date seriale I2C pentru DDC |
| HPD_O | Ieșire | 1 | Hot plug detectează semnalul de ieșire |
| ACR_CTS_O | Ieșire | 20 | Durata ciclului de regenerare a ceasului audioamp valoare |
| ACR_N_O | Ieșire | 20 | Parametrul valorii de regenerare a ceasului audio (N). |
| ACR_VALID_O | Ieșire | 1 | Semnal valid de regenerare a ceasului audio |
| AUDIO_SAMPLE_CH1_O | Ieșire | 24 | Canalul 1 audio sample date |
| AUDIO_SAMPLE_CH2_O | Ieșire | 24 | Canalul 2 audio sample date |
| AUDIO_SAMPLE_CH3_O | Ieșire | 24 | Canalul 3 audio sample date |
| AUDIO_SAMPLE_CH4_O | Ieșire | 24 | Canalul 4 audio sample date |
| AUDIO_SAMPLE_CH5_O | Ieșire | 24 | Canalul 5 audio sample date |
| AUDIO_SAMPLE_CH6_O | Ieșire | 24 | Canalul 6 audio sample date |
| AUDIO_SAMPLE_CH7_O | Ieșire | 24 | Canalul 7 audio sample date |
| AUDIO_SAMPLE_CH8_O | Ieșire | 24 | Canalul 8 audio sample date |
Simulare testbench (Pune o întrebare)
Testbench este furnizat pentru a verifica funcționalitatea nucleului HDMI RX. Testbench funcționează numai în Native Interface atunci când numărul de pixeli este unul.
Pentru a simula miezul folosind bancul de testare, efectuați următorii pași:
- În fereastra Flux de proiectare, extindeți Creare design.
- Faceți clic dreapta pe Create SmartDesign Testbench, apoi faceți clic pe Executare, așa cum se arată în figura următoare.
Figura 5-1. Crearea SmartDesign Testbench
- Introduceți un nume pentru bancul de testare SmartDesign, apoi faceți clic pe OK.
Figura 5-2. Denumirea SmartDesign Testbench
Este creat bancul de testare SmartDesign și apare o pânză în partea dreaptă a panoului Flux de proiectare. - Navigați la Catalog Libero® SoC, selectați View > Windows > Catalog IP, apoi extindeți Solutions-Video. Faceți dublu clic pe HDMI RX IP (v5.4.0) și apoi faceți clic pe OK.
- Selectați toate porturile, faceți clic dreapta și selectați Promovare la nivel superior.
- În bara de instrumente SmartDesign, faceți clic pe Generare componentă.
- În fila Ierarhie de stimuli, faceți clic dreapta pe HDMI_RX_TB testbench file, apoi faceți clic pe Simulare Pre-Synth Design > Open Interactively.
Instrumentul ModelSim® se deschide cu bancul de testare, așa cum se arată în figura următoare.
Figura 5-3. Instrument ModelSim cu banc de testare HDMI RX File
Important: euf simularea este întreruptă din cauza timpului limită de rulare specificat în DO file, utilizați comanda run -all pentru a finaliza simularea.
Licență (Pune o întrebare)
HDMI RX IP este furnizat cu următoarele două opțiuni de licență:
- Criptat: codul RTL criptat complet este furnizat pentru nucleu. Este disponibil gratuit cu oricare dintre licența Libero, permițând instanțiarea nucleului cu SmartDesign. Puteți efectua simulare, sinteză, aranjare și programare siliciu FPGA folosind suita de design Libero.
- RTL: Codul sursă RTL complet este blocat cu licență, care trebuie achiziționat separat.
Rezultate simulare (Pune o întrebare)
Următoarea diagramă de timp pentru HDMI RX IP arată datele video și perioadele de date de control.
Figura 6-1. Date video
Următoarea diagramă arată ieșirile hsync și vsync pentru intrările de date de control corespunzătoare.
Figura 6-2. Semnale de sincronizare orizontală și de sincronizare verticală
Următoarea diagramă arată partea EDID.
Figura 6-3. Semnale EDID
Utilizarea resurselor (Pune o întrebare)
HDMI RX IP este implementat în PolarFire® FPGA (MPF300T – pachet 1FCG1152I). Următorul tabel listează resursele utilizate când Numărul de pixeli = 1 pixel.
Tabelul 7-1. Utilizarea resurselor pentru modul 1 pixel
| Format de culoare | Adâncimea culorii | SCRAMBLER | Tesatura 4LUT | Tesatura DFF | Interfață 4LUT | Interfață DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Dezactivați | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Dezactivați | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Dezactivați | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Dezactivați | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Dezactivați | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Dezactivați | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Dezactivați | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Dezactivați | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Dezactivați | 1585 | 1327 | 492 | 492 | 14 | 9 |
Următorul tabel listează resursele utilizate când Numărul de pixeli = 4 pixeli.
Tabelul 7-2. Utilizarea resurselor pentru modul 4 pixel
| Format de culoare | Adâncimea culorii | SCRAMBLER | Tesatura 4LUT | Tesatura DFF | Interfață 4LUT | Interfață DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Dezactivați | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Dezactivați | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Dezactivați | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Permite | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Permite | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Permite | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Dezactivați | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Dezactivați | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Dezactivați | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Dezactivați | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Următorul tabel listează resursele utilizate când Numărul de pixeli = 4 pixeli și SCRAMBLER este activat.
Tabelul 7-3. Utilizarea resurselor pentru modul 4 pixeli și SCRAMBLER este activată
| Format de culoare | Adâncimea culorii | SCRAMBLER | Tesatura 4LUT | Tesatura DFF | Interfață 4LUT | Interfață DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Permite | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Permite | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Permite | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Integrarea sistemului (Pune o întrebare)
Această secțiune arată cum să integrați IP-ul în designul Libero.
Următorul tabel listează configurațiile PF XCVR, PF TX PLL și PF CCC necesare pentru diferite rezoluții și lățimi de biți.
Tabelul 8-1. Configurații PF XCVR, PF TX PLL și PF CCC
| Rezoluţie | Lățimea biților | Configurare PF XCVR | CDR REF CLOCK PADS | Configurare PF CCC | |||
| Rata de date RX | RX CDR Ref Clock Frecvență | RX PCS Lățimea țesăturii | Frecvența de intrare | Frecvența de ieșire | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX SampDesign 1: Când este configurat în modul Color Depth = 8 biți și Number of Pixels = 1 Pixel, este prezentat în figura următoare.
Figura 8-1. HDMI RX SampDesignul 1
De exampli, în configurații pe 8 biți, următoarele componente fac parte din design:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) este configurat pentru modul full duplex TX și RX. Rată de date RX de 1485 Mbps în modul PMA, cu lățimea datelor configurată ca 10 biți pentru 1 mod PXL și ceas de referință CDR de 148.5 MHz. Rată de transfer de date TX de 1485 Mbps în modul PMA, cu lățimea datelor configurată la 10 biți cu factor de divizare a ceasului 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK și LANE3_CDR_REF_CLK sunt conduse de la PF_XCVR_REF_CLK cu pini AE27, AE28 Pad.
- Pinul EDID CLK_I ar trebui să fie condus cu un ceas de 150 MHz cu CCC.
- R_RX_CLK_I, G_RX_CLK_I și B_RX_CLK_I sunt conduse de LANE3_TX_CLK_R, LANE2_TX_CLK_R și, respectiv, LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I și B_RX_VALID_I sunt conduse de LANE3_RX_VAL, LANE2_RX_VAL și, respectiv, LANE1_RX_VAL.
- DATA_R_I, DATA_G_I și DATA_B_I sunt conduse de LANE3_RX_DATA, LANE2_RX_DATA și, respectiv, LANE1_RX_DATA.
HDMI RX SampDesign 2: Când este configurat în modul Color Depth = 8 biți și Number of Pixels = 4 Pixel, este prezentat în figura următoare.
Figura 8-2. HDMI RX SampDesignul 2
De exampli, în configurații pe 8 biți, următoarele componente fac parte din design:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) este configurat pentru modul full duplex TX și RX. Rată de date RX de 1485 Mbps în modul PMA, cu lățimea datelor configurată ca 40 biți pentru 4 mod PXL și ceas de referință CDR de 148.5 MHz. Rată de transfer de date TX de 1485 Mbps în modul PMA, cu lățimea datelor configurată la 40 biți cu factor de divizare a ceasului 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK și LANE3_CDR_REF_CLK sunt conduse de la PF_XCVR_REF_CLK cu pini AE27, AE28 Pad.
- Pinul EDID CLK_I ar trebui să fie condus cu un ceas de 150 MHz cu CCC.
- R_RX_CLK_I, G_RX_CLK_I și B_RX_CLK_I sunt conduse de LANE3_TX_CLK_R, LANE2_TX_CLK_R și, respectiv, LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I și B_RX_VALID_I sunt conduse de LANE3_RX_VAL, LANE2_RX_VAL și, respectiv, LANE1_RX_VAL.
- DATA_R_I, DATA_G_I și DATA_B_I sunt conduse de LANE3_RX_DATA, LANE2_RX_DATA și, respectiv, LANE1_RX_DATA.
HDMI RX SampDesign 3: Când este configurat în modul Color Depth = 8 biți și Number of Pixels = 4 Pixel și SCRAMBLER = Enabled, este prezentat în figura următoare.
Figura 8-3. HDMI RX SampDesignul 3
De exampli, în configurații pe 8 biți, următoarele componente fac parte din design:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) este configurat pentru modul TX și RX Independent. Rată de date RX de 5940 Mbps în modul PMA, cu lățimea datelor configurată ca 40 de biți pentru modul 4 PXL și ceas de referință CDR de 148.5 MHz. Rată de transfer de date TX de 5940 Mbps în modul PMA, cu lățimea datelor configurată la 40 de biți cu factor de diviziune de ceas 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK și LANE3_CDR_REF_CLK sunt conduse de la PF_XCVR_REF_CLK cu pini Pad AF29, AF30.
- Pinul EDID CLK_I ar trebui să conducă cu un ceas de 150 MHz cu CCC.
- R_RX_CLK_I, G_RX_CLK_I și B_RX_CLK_I sunt conduse de LANE3_TX_CLK_R, LANE2_TX_CLK_R și, respectiv, LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I și B_RX_VALID_I sunt conduse de LANE3_RX_VAL, LANE2_RX_VAL și, respectiv, LANE1_RX_VAL.
- DATA_R_I, DATA_G_I și DATA_B_I sunt conduse de LANE3_RX_DATA, LANE2_RX_DATA și, respectiv, LANE1_RX_DATA.
HDMI RX SampDesign 4: Când este configurat în modul Color Depth = 12 biți și Number of Pixels = 4 Pixel și SCRAMBLER = Enabled, este prezentat în figura următoare.
Figura 8-4. HDMI RX SampDesignul 4
De exampli, în configurații pe 12 biți, următoarele componente fac parte din design:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) este configurat pentru modul RX Only. Rată de date RX de 4455 Mbps în modul PMA, cu lățimea datelor configurată ca 40 de biți pentru modul 4 PXL și ceas de referință CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK și LANE3_CDR_REF_CLK sunt conduse de la PF_XCVR_REF_CLK cu pini Pad AF29, AF30.
- Pinul EDID CLK_I ar trebui să conducă cu un ceas de 150 MHz cu CCC.
- R_RX_CLK_I, G_RX_CLK_I și B_RX_CLK_I sunt conduse de LANE3_TX_CLK_R, LANE2_TX_CLK_R și, respectiv, LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I și B_RX_VALID_I sunt conduse de LANE3_RX_VAL, LANE2_RX_VAL și, respectiv, LANE1_RX_VAL.
- DATA_R_I, DATA_G_I și DATA_B_I sunt conduse de LANE3_RX_DATA, LANE2_RX_DATA și, respectiv, LANE1_RX_DATA.
- Modulul PF_CCC_C0 generează un ceas numit OUT0_FABCLK_0 cu o frecvență de 74.25 MHz, derivat dintr-un ceas de intrare de 111.375 MHz, care este condus de LANE1_RX_CLK_R.
HDMI RX SampDesign 5: Când este configurat în Color Depth = 8-bit, Number of Pixels = 4 Pixel mode și SCRAMBLER = Enabled este prezentat în figura următoare. Acest design este o rată de date dinamică cu DRI.
Figura 8-5. HDMI RX SampDesignul 5
De exampli, în configurații pe 8 biți, următoarele componente fac parte din design:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) este configurat pentru modul RX Only cu interfața de reconfigurare dinamică activată. Rată de date RX de 5940 Mbps în modul PMA, cu lățimea datelor configurată ca 40 de biți pentru modul 4 PXL și ceas de referință CDR de 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK și LANE3_CDR_REF_CLK sunt conduse de la PF_XCVR_REF_CLK cu pini Pad AF29, AF30.
- Pinul EDID CLK_I ar trebui să conducă cu un ceas de 150 MHz cu CCC.
- R_RX_CLK_I, G_RX_CLK_I și B_RX_CLK_I sunt conduse de LANE3_TX_CLK_R, LANE2_TX_CLK_R și, respectiv, LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I și B_RX_VALID_I sunt conduse de LANE3_RX_VAL, LANE2_RX_VAL și, respectiv, LANE1_RX_VAL.
- DATA_R_I, DATA_G_I și DATA_B_I sunt conduse de LANE3_RX_DATA, LANE2_RX_DATA și, respectiv, LANE1_RX_DATA.
Istoricul revizuirilor (Pune o întrebare)
Istoricul revizuirilor descrie modificările care au fost implementate în document. Modificările sunt listate după revizuire, începând cu cea mai recentă publicație.
Tabelul 9-1. Istoricul revizuirilor
| Revizuire | Data | Descriere |
| D | 02/2025 | Următoarea este lista modificărilor efectuate în revizuirea C a documentului:
|
| C | 02/2023 | Următoarea este lista modificărilor efectuate în revizuirea C a documentului:
|
| B | 09/2022 | Următoarea este lista modificărilor aduse în revizuirea B a documentului:
|
| A | 04/2022 | Următoarea este lista modificărilor din revizuirea A a documentului:
|
| 2.0 | — | Mai jos este un rezumat al modificărilor aduse în această revizuire.
|
| 1.0 | 08/2021 | Revizuirea inițială. |
Suport FPGA pentru microcip
Grupul de produse Microchip FPGA își susține produsele cu diverse servicii de asistență, inclusiv Serviciul Clienți, Centrul de asistență tehnică pentru clienți, un website-ul și birouri de vânzări la nivel mondial. Clienților li se recomandă să viziteze resursele online ale Microchip înainte de a contacta asistența, deoarece este foarte probabil ca întrebările lor să fi primit deja răspuns. Contactați Centrul de asistență tehnică prin intermediul website la www.microchip.com/support. Menționați numărul piesei dispozitivului FPGA, selectați categoria de carcasă adecvată și încărcați designul files în timp ce creați un caz de asistență tehnică. Contactați Serviciul Clienți pentru asistență non-tehnică pentru produse, cum ar fi prețul produselor, upgrade-uri ale produsului, informații de actualizare, starea comenzii și autorizare.
- Din America de Nord, sunați la 800.262.1060
- Din restul lumii, sunați la 650.318.4460
- Fax, de oriunde în lume, 650.318.8044
Informații despre microcip
Mărci comerciale
Numele și sigla „Microcip”, sigla „M” și alte nume, logo-uri și mărci sunt mărci comerciale înregistrate și neînregistrate ale Microchip Technology Incorporated sau ale afiliaților și/sau filialelor sale din Statele Unite și/sau alte țări („Microchip mărci comerciale”). Informații despre mărcile comerciale ale microcipului pot fi găsite la https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Aviz legal
Această publicație și informațiile de aici pot fi utilizate numai cu produsele Microchip, inclusiv pentru a proiecta, testa și integra produsele Microchip cu aplicația dumneavoastră. Utilizarea acestor informații în orice alt mod încalcă acești termeni. Informațiile referitoare la aplicațiile dispozitivului sunt furnizate numai pentru confortul dvs. și pot fi înlocuite de actualizări. Este responsabilitatea dumneavoastră să vă asigurați că aplicația dumneavoastră corespunde specificațiilor dumneavoastră. Contactați biroul local de vânzări Microchip pentru asistență suplimentară sau obțineți asistență suplimentară la www.microchip.com/en-us/support/design-help/client-support-services.
ACESTE INFORMAȚII ESTE FURNIZATE DE MICROCHIP „CA AȘA ESTE”. MICROCHIP NU OFERĂ DECLARAȚII SAU GARANȚII DE NICIUN FEL, EXPRESE SAU IMPLICITE, SCRISE SAU ORALE, LEGALE SAU DE ALTE ALTE, LEGATE DE INFORMAȚII INCLUSIVĂ, DAR FĂRĂ A SE LIMITA LA NICIO GARANȚIE IMPLICITĂ DE NEÎNCĂLCARE, COMERCIALITATE ȘI PARTICIBILITATE, PENTRU O PUBLICABILITATE. GARANȚII LEGATE DE STARE, CALITATE SAU PERFORMANȚĂ.
MICROCHIP NU VA FI RESPONSABIL ÎN NICIUN CAZ PENTRU PIERDERI INDIRECTE, SPECIALE, PUNITIVE, INCIDENTALE SAU CONSECUȚIONALE, DAUNE, COST SAU CHELTUIELI DE NICIUN FEL LEGATE DE INFORMAȚII SAU DE UTILIZAREA ACESTELOR, ORICARE CAUZATE, CHIAR DACĂ FUN ADOPTII. POSIBILITATE SAU DAUNELE SUNT PREVIZIBILE. ÎN MĂSURA TOTALĂ PERMISĂ DE LEGE, RESPONSABILITATEA TOTALĂ A MICROCHIP PENTRU TOATE RECLAMAȚIILE ÎN ORICE MOD LEGATE DE INFORMAȚII SAU DE UTILIZAREA EI NU VA DEPĂȘI SUMA TAXEI PE CARE LE-AȚI PLATIT DIRECT LA MICROCHIP PENTRU INFORMAȚII, DACĂ CARE ESTE.
Utilizarea dispozitivelor Microcip în aplicații de susținere a vieții și/sau de siguranță este în întregime pe riscul cumpărătorului, iar cumpărătorul este de acord să apere, să despăgubească și să țină inofensiv Microcipul de orice daune, pretenții, procese sau cheltuieli care rezultă dintr-o astfel de utilizare. Nicio licență nu este transmisă, implicit sau în alt mod, în baza niciunui drept de proprietate intelectuală Microchip, cu excepția cazului în care se specifică altfel.
Caracteristica de protecție a codului dispozitivelor cu microcip
Rețineți următoarele detalii despre caracteristica de protecție a codului de pe produsele Microcip:
- Produsele cu microcip îndeplinesc specificațiile conținute în fișa lor specială pentru microcip.
- Microchip consideră că familia sa de produse este sigură atunci când este utilizată în modul prevăzut, în cadrul specificațiilor de funcționare și în condiții normale.
- Microcipul apreciază și își protejează în mod agresiv drepturile de proprietate intelectuală. Încercările de a încălca funcțiile de protecție prin cod ale produselor Microchip sunt strict interzise și pot încălca Digital Millennium Copyright Act.
- Nici Microcip și nici alt producător de semiconductori nu poate garanta securitatea codului său. Protecția prin cod nu înseamnă că garantăm că produsul este „incasibil”. Protecția prin cod este în continuă evoluție. Microchip se angajează să îmbunătățească continuu caracteristicile de protecție prin cod ale produselor noastre.
© 2025 Microchip Technology Inc. și filialele sale
FAQ
- Î: Cum actualizez miezul HDMI RX IP?
R: Nucleul IP poate fi actualizat prin software-ul Libero SoC sau descărcat manual din catalog. Odată instalat în Catalogul IP al software-ului Libero SoC, acesta poate fi configurat, generat și instanțiat în SmartDesign pentru includerea în proiect.
Documente/Resurse
 |
MICROCHIP PolarFire FPGA Interfață multimedia de înaltă definiție Receptor HDMI [pdfGhid de utilizare PolarFire FPGA, PolarFire FPGA Interfață multimedia de înaltă definiție Receptor HDMI, Interfață multimedia de înaltă definiție Receptor HDMI, Interfață multimedia Receptor HDMI, Interfață Receptor HDMI, Receptor HDMI |
