MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver
Fampidirana (Mametraha fanontaniana)
Ny IP receiver High-Definition Multimedia Interface (HDMI) an'ny Microchip dia manohana ny angon-drakitra horonan-tsary sy ny fandraisana angona fonosan-peo voalaza ao amin'ny famaritana fenitra HDMI. HDMI RX IP dia natao manokana ho an'ny PolarFire® FPGA sy PolarFire System on Chip (SoC) FPGA fitaovana manohana HDMI 2.0 ho an'ny fanapahan-kevitra hatramin'ny 1920 × 1080 amin'ny 60 Hz amin'ny maody piksel iray ary hatramin'ny 3840 × 2160 amin'ny 60 Hz amin'ny fomba efatra piksel. Ny RX IP dia manohana ny Hot Plug Detect (HPD) amin'ny fanaraha-maso ny herinaratra mandeha na mamono ary manaisotra na mametaka hetsika mba hanondroana ny fifandraisana misy eo amin'ny loharano HDMI sy ny fidirana HDMI.
Ny loharano HDMI dia mampiasa ny fantsona Display Data (DDC) hamakiana ny Extended Display Identification Data (EDID) an'ny dobo mba hahitana ny fandrindrana sy/na ny fahaizan'ny Sink. Ny HDMI RX IP dia manana EDID efa nomanina mialoha, izay azon'ny loharano HDMI vakiana amin'ny alàlan'ny fantsona I2C mahazatra. PolarFire FPGA sy PolarFire SoC FPGA fitaovana transceiver dia ampiasaina miaraka amin'ny RX IP mba hanesorana ny angona serial amin'ny angona 10-bit. Ny fantsona angon-drakitra ao amin'ny HDMI dia avela hanana fiviliana lehibe eo anelanelan'izy ireo. Ny HDMI RX IP dia manala ny skew eo amin'ireo fantsona data mampiasa First-In First-Out (FIFOs). Ity IP ity dia mamadika ny angona Transition Minimized Differential Signaling (TMDS) azo avy amin'ny loharano HDMI amin'ny alàlan'ny transceiver ho lasa angona 24-bit RGB pixel, angona feo 24-bit ary famantarana fanaraha-maso. Ireo mari-pamantarana fanaraha-maso mahazatra efatra voalaza ao amin'ny protocol HDMI dia ampiasaina hanitsiana ny angon-drakitra mandritra ny deserialization.
FAMINTINANA
Ity tabilao manaraka ity dia manome famintinana ny toetran'ny HDMI RX IP.
Tabilao 1. HDMI RX IP toetra
| Dikan-teny fototra | Ity torolàlana mpampiasa ity dia manohana HDMI RX IP v5.4. |
| Fianakaviana fitaovana tohana |
|
| Tohanana Fitaovana Flow | Mitaky ny famoahana Libero® SoC v12.0 na aoriana. |
| Tohanana Interfaces | Ireo interface tsara tohanan'ny HDMI RX IP dia:
|
| fahazoan-dalana | HDMI RX IP dia omena ireto safidy roa ireto:
|
Toetoetra
HDMI RX IP dia manana ireto endri-javatra manaraka ireto:
- Mifanaraka amin'ny HDMI 2.0
- Manohana ny halalin'ny loko 8, 10, 12 ary 16 Bits
- Manohana endrika loko toy ny RGB, YUV 4:2:2 ary YUV 4:4:4
- Manohana Pixel iray na efatra isaky ny fampidirana famantaranandro
- Manohana fanapahan-kevitra hatramin'ny 1920 ✕ 1080 amin'ny 60 Hz amin'ny maody Pixel iray ary hatramin'ny 3840 ✕ 2160 amin'ny 60 Hz amin'ny maodely Pixel efatra.
- Mahita Hot-Plug
- Manohana ny Decoding Scheme - TMDS
- Manohana DVI Input
- Manohana ny Channel Data Display (DDC) ary Enhanced Display Data Channel (E-DDC)
- Manohana Native sy AXI4 Stream Video Interface ho an'ny Video Data Transfer
- Manohana ny Native sy AXI4 Stream Audio Interface ho an'ny famindrana angona audio
Endri-javatra tsy tohanana
Ireto manaraka ireto ny endri-javatra tsy tohana amin'ny HDMI RX IP:
- 4:2:0 loko endrika tsy tohanana.
- Tsy tohana ny Fiarovana votoaty nomerika avo lenta (HDR) sy ny fiarovana votoaty nomerika avo lenta (HDCP).
- Ny tahan'ny famelombelomana miovaova (VRR) sy ny maody fahatarana mandeha ho azy (ALLM) dia tsy tohana.
- Ny masontsivana ora marindrano izay tsy azo zaraina efatra amin'ny fomba Four Pixel dia tsy tohanana.
Torolàlana fametrahana
Ny IP core dia tsy maintsy apetraka amin'ny IP Catalog an'ny rindrambaiko Libero® SoC ho azy amin'ny alàlan'ny fiasa fanavaozana IP Catalog ao amin'ny rindrambaiko Libero SoC, na alaina amin'ny tanana avy amin'ny katalaogy. Raha vao tafapetraka ao amin'ny Libero SoC software IP Catalog ny core IP, dia amboarina, amboarina ary apetraka ao anatin'ny Smart Design mba hampidirana ao amin'ny tetikasa Libero.
Fitaovana loharano voasedra (Mametraha fanontaniana)
Ity tabilao manaraka ity dia mitanisa ireo fitaovana loharano voasedra.
Tabilao 1-1. Fitaovana loharano voazaha
| fitaovana | Mode Pixel | Fanapahan-kevitra notsapaina | Halalin'ny loko (Bit) | Fomba loko | teny |
| quantumdata™ M41h HDMI Analyzer | 1 | 720P 30 FPS, 720P 60 FPS ary 1080P 60 FPS | 8 | RGB, YUV444 ary YUV422 | ENY |
| 1080P 30 FPS | 8 sy 10 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS ary 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8 sy 12 | ||||
| 4K 30 FPS | 8 sy 10 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | ENY |
| 4 | 1080P 60 FPS sy 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | ENY |
| 4 | 4K 30 FPS sy 4K 60 FPS | ||||
| Astro VA-1844A HDMI® Tester | 1 | 720P 30 FPS, 720P 60 FPS ary 1080P 60 FPS | 8 | RGB, YUV444 ary YUV422 | ENY |
| 1080P 30 FPS | 8 sy 10 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS ary 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8 sy 12 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | tsy misy |
| 4 | 4K 60 FPS |
HDMI RX IP Configuration (Mametraha fanontaniana)
Ity fizarana ity dia manome mihoatraview ny HDMI RX IP Configurator interface sy ny singa ao aminy. Ny HDMI RX IP Configurator dia manome interface an-tsary hananganana ny core HDMI RX. Ity configurator ity dia mamela ny mpampiasa hisafidy masontsivana toy ny isan'ny Pixels, Isan'ny fantsona audio, Video Interface, Audio Interface, SCRAMBLER, Color Depth, Color Format, Testbench ary License. Ny interface Configurator dia misy ny menio midina sy ny safidy hanitsiana ny toe-javatra. Ny fandrindrana fototra dia voalaza ao amin'ny tabilao 4-1. Ity sary manaraka ity dia manome antsipiriany view ny HDMI RX IP Configurator interface.
Sary 2-1. HDMI RX IP Configurator
Ny interface dia misy ihany koa ny bokotra OK sy Cancel mba hanamafisana na hanilihana ny fanamafisana.
Fampiharana Hardware (Mametraha fanontaniana)
Ireto tarehimarika manaraka ireto dia mamaritra ny fifandraisana HDMI RX IP miaraka amin'ny transceiver (XCVR).
Sary 3-1. HDMI RX Block Diagram
Sary 3-2. Receiver Detailed Block Diagram
HDMI RX dia misy telo stages:
- Mampifanaraka ny angon-drakitra mifanandrify amin'ny fanaraha-maso ny sisin'ny marika amin'ny alàlan'ny slip bit transceiver.
- Ny decoder TMDS dia mamadika ny angona voakodia 10-bit ho angon-drakitra 8-bit video pixel, angona fonosana audio 4-bit ary famantarana fanaraha-maso 2-bit.
- Ny FIFO dia manaisotra ny skew eo anelanelan'ny famantaranandro amin'ny lalana R, G ary B.
Phase Aligner (Mametraha fanontaniana)
Ny angon-drakitra 10-bit parallèle avy amin'ny XCVR dia tsy mifanaraka foana amin'ny fetran'ny teny voarakitra TMDS. Ny angon-drakitra mifanandrify dia mila avadika kely sy ampifanarahana mba hamadika ny angona. Phase aligner dia mampifanaraka ny angon-drakitra mifanitsy amin'ny sisin'ny teny amin'ny fampiasana ny endri-javatra bit-slip ao amin'ny XCVR. Ny XCVR amin'ny maodely Per-Monitor DPI Awareness (PMA) dia mamela ny endri-javatra bit-slip, izay manitsy ny fampifanarahana ny teny 10-bit deserialized amin'ny 1-bit. Isaky ny manitsy ny teny 10-bit amin'ny toeran'ny slip 1 bit, dia ampitahaina amin'ny iray amin'ireo famantarana efatra fanaraha-maso ny protocol HDMI mba hanidy ny toerana mandritra ny vanim-potoana fanaraha-maso. Ny teny 10-bit dia mifanaraka tsara ary heverina ho manan-kery ho an'ny s manarakatages. Ny fantsona loko tsirairay dia manana ny fandrindrana ny dingana, ny decoder TMDS dia manomboka mamadika raha tsy rehefa voahidy avokoa ny aligners amin'ny dingana hanitsiana ny fetran'ny teny.
TMDS Decoder (Mametraha fanontaniana)
Ny decoder TMDS dia mamadika ny 10-bit deserialized avy amin'ny transceiver ho angona 8-bit pixel mandritra ny vanim-potoanan'ny horonan-tsary. HSYNC, VSYNC ary PACKET HEADER dia vokarina mandritra ny fe-potoana fanaraha-maso avy amin'ny angon-drakitra fantsona manga 10 bit. Ny angon-drakitra packet audio dia adikao amin'ny fantsona R sy G izay misy bitika efatra. Ny decoder TMDS isaky ny fantsona dia miasa amin'ny famantaranandrony. Noho izany dia mety hisy fiviliana eo anelanelan'ny fantsona.
Channel mankany amin'ny Channel De-Skew (Mametraha fanontaniana)
Ny lojika de-skew mifototra amin'ny FIFO dia ampiasaina hanesorana ny skew eo anelanelan'ny fantsona. Ny fantsona tsirairay dia mahazo famantarana manan-kery avy amin'ireo singa fampifanarahana dingana mba hanondroana raha toa ka manan-kery ny angona 10-bit miditra avy amin'ny aligner phase. Raha toa ka manan-kery ny fantsona rehetra (efa tonga amin'ny fampifanarahana ny dingana), ny maodely FIFO dia manomboka mampita angon-drakitra amin'ny alàlan'ny maodely FIFO amin'ny alàlan'ny famantaran'ny famakiana sy fanoratana (manoratra sy mamaky tsy tapaka). Rehefa hita ny mari-pamantarana fanaraha-maso amin'ny vokatra FIFO rehetra, dia miato ny fikorianan'ny vakiteny, ary misy famantarana hita maso avoaka mba hanondroana ny fahatongavan'ny marika manokana ao amin'ny stream video. Miverina indray ny fikorianan'ny famakiana rehefa tonga amin'ny fantsona telo rehetra io marika io. Vokatr'izany dia nesorina ny skew mifandraika amin'izany. Ny FIFOs roa-famantaranandro dia mampifanaraka ireo riaka data telo rehetra amin'ny famantaranandro fantsona manga mba hanesorana ny skew mifandraika. Ity sary manaraka ity dia manoritsoritra ny teknikan'ny fantsona fantsona de-skew.
Sary 3-3. Channel mankany amin'ny Channel De-Skew
DDC (Mametraha fanontaniana)
Ny DDC dia fantsom-pifandraisana mifototra amin'ny famaritana bus I2C. Ny loharanom-baovao dia mampiasa baiko I2C hamakiana vaovao avy amin'ny E-EDID an'ny dobo iray misy adiresy andevo. Ny HDMI RX IP dia mampiasa EDID efa voafaritra mialoha miaraka amin'ny famahana maro dia manohana ny fanapahan-kevitra hatramin'ny 1920 ✕ 1080 amin'ny 60 Hz amin'ny maodely One Pixel ary hatramin'ny 3840 ✕ 2160 amin'ny 60 Hz amin'ny fomba Four Pixel.
Ny EDID dia maneho ny anarana aseho amin'ny endrika Microchip HDMI.
Parameter HDMI RX sy famantarana famantarana (Mametraha fanontaniana)
Ity fizarana ity dia miresaka momba ny masontsivana ao amin'ny HDMI RX GUI configurator sy ny famantarana I/O.
Paramètres Configuration (Mametraha fanontaniana)
Ity tabilao manaraka ity dia mitanisa ny mari-pamantarana fanamafisana ao amin'ny HDMI RX IP.
Tabilao 4-1. Paramètres Configuration
| Anaran'ny paramètre | Description |
| Loko endrika | Mamaritra ny habaka loko. Manohana ireto endrika loko manaraka ireto:
|
| Lalin'ny loko | Mamaritra ny isan'ny bitika isaky ny singa loko. Manohana 8, 10, 12 ary 16 bit isaky ny singa. |
| Isan'ny Pixel | Manondro ny isan'ny piksel isaky ny fampidirana famantaranandro:
|
| SCRAMBLER | Fanohanana ny famaha 4K amin'ny sary 60 isan-tsegondra:
|
| Isan'ny fantsona audio | Manohana ny isan'ny fantsona audio:
|
| Video interface | Native sy AXI stream |
| Audio Interface | Native sy AXI stream |
| Toeram-pitsapana | Mamela ny fifantenana ny tontolon'ny dabilio fitsapana. Manohana ireto safidy bench manaraka ireto:
|
| Mombamomba ny mpanoratra | Mamaritra ny karazana fahazoan-dàlana. Manome ireto safidy fahazoan-dàlana roa manaraka ireto:
|
Ports (Mametraha fanontaniana)
Ity tabilao manaraka ity dia mitanisa ny seranan-tsambo fidirana sy fivoahana amin'ny HDMI RX IP ho an'ny interface Native raha RGB ny endrika loko.
Tabilao 4-2. Input sy Output ho an'ny Native Interface
| Anarana famantarana | tari-dalana | sakany (Bits) | Description |
| RESET_N_I | fahan'ny | 1 | Famantarana famerenana asynchronous mavitrika ambany |
| R_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona “R” avy amin'ny XCVR |
| G_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona “G” avy amin'ny XCVR |
| B_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona “B” avy amin'ny XCVR |
| EDID_RESET_N_I | fahan'ny | 1 | Famantarana famerenana edid asynchronous mavitrika ambany |
| R_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle fantsona "R". |
| G_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle "G". |
| B_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle "B". |
| Anarana famantarana | tari-dalana | sakany (Bits) | Description |
| DATA_R_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angon-drakitra mifanitsy amin'ny fantsona “R” avy amin'ny XCVR |
| DATA_G_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angon-drakitra mifanitsy amin'ny fantsona “G” avy amin'ny XCVR |
| DATA_B_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angon-drakitra mifanitsy amin'ny fantsona “B” avy amin'ny XCVR |
| SCL_I | fahan'ny | 1 | I2C serial famantaranandro fampidirana ho an'ny DDC |
| HPD_I | fahan'ny | 1 | Hot plug mahita famantarana fampidirana. Ny loharano dia mifandray amin'ny mari-pamantarana HPD milentika dia tokony ho avo. |
| SDA_I | fahan'ny | 1 | I2C serial data fampidirana ho an'ny DDC |
| EDID_CLK_I | fahan'ny | 1 | System famantaranandro ho an'ny I2C Module |
| BIT_SLIP_R_O | Output | 1 | Famantarana bit slip mankany amin'ny fantsona "R" amin'ny transceiver |
| BIT_SLIP_G_O | Output | 1 | Famantarana bit slip mankany amin'ny fantsona "G" amin'ny transceiver |
| BIT_SLIP_B_O | Output | 1 | Famantarana bit slip mankany amin'ny fantsona "B" amin'ny transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Lahatsoratra manan-kery |
| AUDIO_DATA_VALID_O | Output | 1 | Output manan-kery ny data audio |
| H_SYNC_O | Output | 1 | Pulse sync mitsivalana |
| V_SYNC_O | Output | 1 | Pulse sync mitsangana mavitrika |
| R_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Data decoded "R". |
| G_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "G". |
| B_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "B". |
| SDA_O | Output | 1 | I2C ny angon-drakitra serial output ho an'ny DDC |
| HPD_O | Output | 1 | Hot plug mahita ny Output famantarana |
| ACR_CTS_O | Output | 20 | Famantaranandron'ny famantaranandro famerenan'ny tsingerin'androamp SAROBIDY |
| ACR_N_O | Output | 20 | Famantaranandro famerenan'ny sanda (N) Audio Clock |
| ACR_VALID_O | Output | 1 | Famantarana manan-kery Fanavaozana ny famantaranandron'ny audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampny data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampny data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampny data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampny data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampny data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampny data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampny data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampny data |
| HDMI_DVI_MODE_O | Output | 1 | Ireto manaraka ireto ny fomba roa:
|
Ity tabilao manaraka ity dia mamaritra ny seranan-tsambo fidirana sy fivoahan'ny HDMI RX IP ho an'ny AXI4 Stream Video Interface.
Tabilao 4-3. Seranana fidirana sy fivoahana ho an'ny AXI4 Stream Video Interface
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| TDATA_O | Output | Isan'ny PIXEL ✕ Halalin'ny loko ✕ 3 bit | Angona horonan-tsary mivoaka [R, G, B] |
| TVALID_O | Output | 1 | Vidéo mivoaka manankery |
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| TLAST_O | Output | 1 | Famantarana fiafaran'ny frame Output |
| TUSER_O | Output | 3 |
|
| TSTRB_O | Output | 3 | Output video data strobe |
| TKEEP_O | Output | 3 | Mitahiry angon-drakitra video Output |
Ity tabilao manaraka ity dia mamaritra ny seranan-tsambo fidirana sy fivoahan'ny HDMI RX IP ho an'ny AXI4 Stream Audio Interface.
Tabilao 4-4. Seranana fidirana sy fivoahana ho an'ny AXI4 Stream Audio Interface
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| AUDIO_TDATA_O | Output | 24 | Mamoaka angona feo |
| AUDIO_TID_O | Output | 3 | Output fantsona audio |
| AUDIO_TVALID_O | Output | 1 | Mamoaka mari-pamantarana manan-kery |
Ity tabilao manaraka ity dia mitanisa ny seranana fidirana sy fivoahana amin'ny HDMI RX IP ho an'ny interface Native rehefa YUV444 ny Color Format.
Tabilao 4-5. Input sy Output ho an'ny Native Interface
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| RESET_N_I | fahan'ny | 1 | Famantarana famerenana asynchronous mavitrika ambany |
| LANE3_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona Lane 3 avy amin'ny XCVR |
| LANE2_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona Lane 2 avy amin'ny XCVR |
| LANE1_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona Lane 1 avy amin'ny XCVR |
| EDID_RESET_N_I | fahan'ny | 1 | Famantarana famerenana edid asynchronous mavitrika ambany |
| LANE3_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle Lane 3 |
| LANE2_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle Lane 2 |
| LANE1_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle Lane 1 |
| DATA_LANE3_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angona parallèle Lane 3 avy amin'ny XCVR |
| DATA_LANE2_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angona parallèle Lane 2 avy amin'ny XCVR |
| DATA_LANE1_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angona parallèle Lane 1 avy amin'ny XCVR |
| SCL_I | fahan'ny | 1 | I2C serial famantaranandro fampidirana ho an'ny DDC |
| HPD_I | fahan'ny | 1 | Hot plug mahita famantarana fampidirana. Ny loharano dia mifandray amin'ny mari-pamantarana HPD milentika dia tokony ho avo. |
| SDA_I | fahan'ny | 1 | I2C serial data fampidirana ho an'ny DDC |
| EDID_CLK_I | fahan'ny | 1 | System famantaranandro ho an'ny I2C Module |
| BIT_SLIP_LANE3_O | Output | 1 | Famantarana bit slip mankany amin'ny Lane 3 amin'ny transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Famantarana bit slip mankany amin'ny Lane 2 amin'ny transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Famantarana bit slip mankany amin'ny Lane 1 amin'ny transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Lahatsoratra manan-kery |
| AUDIO_DATA_VALID_O | Output | 1 | Output manan-kery ny data audio |
| H_SYNC_O | Output | 1 | Pulse sync mitsivalana |
| V_SYNC_O | Output | 1 | Pulse sync mitsangana mavitrika |
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| Y_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "Y". |
| Cb_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Angon-drakitra "Cb" novakiana |
| Cr_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "Cr". |
| SDA_O | Output | 1 | I2C ny angon-drakitra serial output ho an'ny DDC |
| HPD_O | Output | 1 | Hot plug mahita ny Output famantarana |
| ACR_CTS_O | Output | 20 | Famantaranandron'ny famantaranandron'ny famantaranandron'ny oraamp SAROBIDY |
| ACR_N_O | Output | 20 | Famantaranandro famerenan'ny sanda (N) Audio Clock |
| ACR_VALID_O | Output | 1 | Famantarana manan-kery Fanavaozana ny famantaranandron'ny audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampny data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampny data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampny data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampny data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampny data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampny data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampny data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampny data |
Ity tabilao manaraka ity dia mitanisa ny seranana fidirana sy fivoahana amin'ny HDMI RX IP ho an'ny interface Native rehefa YUV422 ny Color Format.
Tabilao 4-6. Input sy Output ho an'ny Native Interface
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| RESET_N_I | fahan'ny | 1 | Famantarana famerenana asynchronous mavitrika ambany |
| LANE3_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona Lane 3 avy amin'ny XCVR |
| LANE2_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona Lane 2 avy amin'ny XCVR |
| LANE1_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona Lane 1 avy amin'ny XCVR |
| EDID_RESET_N_I | fahan'ny | 1 | Famantarana famerenana edid asynchronous mavitrika ambany |
| LANE3_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle Lane 3 |
| LANE2_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle Lane 2 |
| LANE1_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle Lane 1 |
| DATA_LANE3_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angona parallèle Lane 3 avy amin'ny XCVR |
| DATA_LANE2_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angona parallèle Lane 2 avy amin'ny XCVR |
| DATA_LANE1_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angona parallèle Lane 1 avy amin'ny XCVR |
| SCL_I | fahan'ny | 1 | I2C serial famantaranandro fampidirana ho an'ny DDC |
| HPD_I | fahan'ny | 1 | Hot plug mahita famantarana fampidirana. Ny loharano dia mifandray amin'ny mari-pamantarana HPD milentika dia tokony ho avo. |
| SDA_I | fahan'ny | 1 | I2C serial data fampidirana ho an'ny DDC |
| EDID_CLK_I | fahan'ny | 1 | System famantaranandro ho an'ny I2C Module |
| BIT_SLIP_LANE3_O | Output | 1 | Famantarana bit slip mankany amin'ny Lane 3 amin'ny transceiver |
| BIT_SLIP_LANE2_O | Output | 1 | Famantarana bit slip mankany amin'ny Lane 2 amin'ny transceiver |
| BIT_SLIP_LANE1_O | Output | 1 | Famantarana bit slip mankany amin'ny Lane 1 amin'ny transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Lahatsoratra manan-kery |
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| AUDIO_DATA_VALID_O | Output | 1 | Output manan-kery ny data audio |
| H_SYNC_O | Output | 1 | Pulse sync mitsivalana |
| V_SYNC_O | Output | 1 | Pulse sync mitsangana mavitrika |
| Y_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "Y". |
| C_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "C". |
| SDA_O | Output | 1 | I2C ny angon-drakitra serial output ho an'ny DDC |
| HPD_O | Output | 1 | Hot plug mahita ny Output famantarana |
| ACR_CTS_O | Output | 20 | Famantaranandron'ny famantaranandron'ny famantaranandron'ny oraamp SAROBIDY |
| ACR_N_O | Output | 20 | Famantaranandro famerenan'ny sanda (N) Audio Clock |
| ACR_VALID_O | Output | 1 | Famantarana manan-kery Fanavaozana ny famantaranandron'ny audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampny data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampny data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampny data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampny data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampny data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampny data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampny data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampny data |
Ity tabilao manaraka ity dia mitanisa ny seranan-tsambo fampidirana sy fivoahana amin'ny HDMI RX IP ho an'ny interface Native rehefa alefa ny SCRAMBLER.
Tabilao 4-7. Input sy Output ho an'ny Native Interface
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| RESET_N_I | fahan'ny | 1 | Famantarana famerenana asynchronous mavitrika ambany |
| R_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona “R” avy amin'ny XCVR |
| G_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona “G” avy amin'ny XCVR |
| B_RX_CLK_I | fahan'ny | 1 | Famantaranandro parallèle ho an'ny fantsona “B” avy amin'ny XCVR |
| EDID_RESET_N_I | fahan'ny | 1 | Famantarana famerenana edid asynchronous mavitrika ambany |
| HDMI_CABLE_CLK_I | fahan'ny | 1 | Cable famantaranandro avy amin'ny loharano HDMI |
| R_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle fantsona "R". |
| G_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle "G". |
| B_RX_VALID_I | fahan'ny | 1 | Famantarana manan-kery avy amin'ny XCVR ho an'ny angona parallèle "B". |
| DATA_R_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angon-drakitra mifanitsy amin'ny fantsona “R” avy amin'ny XCVR |
| DATA_G_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angon-drakitra mifanitsy amin'ny fantsona “G” avy amin'ny XCVR |
| DATA_B_I | fahan'ny | Isan'ny PIXEL ✕ 10 bit | Nahazo angon-drakitra mifanitsy amin'ny fantsona “B” avy amin'ny XCVR |
| SCL_I | fahan'ny | 1 | I2C serial famantaranandro fampidirana ho an'ny DDC |
| HPD_I | fahan'ny | 1 | Hot plug mahita famantarana fampidirana. Ny loharano dia mifandray amin'ny lakandrano, ary ny famantarana HPD dia tokony ho avo. |
| SDA_I | fahan'ny | 1 | I2C serial data fampidirana ho an'ny DDC |
| EDID_CLK_I | fahan'ny | 1 | System famantaranandro ho an'ny I2C Module |
| BIT_SLIP_R_O | Output | 1 | Famantarana bit slip mankany amin'ny fantsona "R" amin'ny transceiver |
| BIT_SLIP_G_O | Output | 1 | Famantarana bit slip mankany amin'ny fantsona "G" amin'ny transceiver |
| Anaran'ny seranan-tsambo | tari-dalana | sakany (Bits) | Description |
| BIT_SLIP_B_O | Output | 1 | Famantarana bit slip mankany amin'ny fantsona "B" amin'ny transceiver |
| VIDEO_DATA_VALID_O | Output | 1 | Lahatsoratra manan-kery |
| AUDIO_DATA_VALID_O | Output1 | 1 | Output manan-kery ny data audio |
| H_SYNC_O | Output | 1 | Pulse sync mitsivalana |
| V_SYNC_O | Output | 1 | Pulse sync mitsangana mavitrika |
| DATA_ RATE_O | Output | 16 | Takelaka data RX185 Ireto manaraka ireto ny sandan'ny tahan'ny angona:
|
| R_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Data decoded "R". |
| G_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "G". |
| B_O | Output | ISAN'NY PIXELS ✕ Bitika Lalin'ny loko | Ny angon-drakitra "B". |
| SDA_O | Output | 1 | I2C ny angon-drakitra serial output ho an'ny DDC |
| HPD_O | Output | 1 | Hot plug mahita ny Output famantarana |
| ACR_CTS_O | Output | 20 | Famantaranandron'ny famantaranandron'ny famantaranandron'ny oraamp SAROBIDY |
| ACR_N_O | Output | 20 | Famantaranandro famerenan'ny sanda (N) Audio Clock |
| ACR_VALID_O | Output | 1 | Famantarana manan-kery Fanavaozana ny famantaranandron'ny audio |
| AUDIO_SAMPLE_CH1_O | Output | 24 | Channel 1 audio sampny data |
| AUDIO_SAMPLE_CH2_O | Output | 24 | Channel 2 audio sampny data |
| AUDIO_SAMPLE_CH3_O | Output | 24 | Channel 3 audio sampny data |
| AUDIO_SAMPLE_CH4_O | Output | 24 | Channel 4 audio sampny data |
| AUDIO_SAMPLE_CH5_O | Output | 24 | Channel 5 audio sampny data |
| AUDIO_SAMPLE_CH6_O | Output | 24 | Channel 6 audio sampny data |
| AUDIO_SAMPLE_CH7_O | Output | 24 | Channel 7 audio sampny data |
| AUDIO_SAMPLE_CH8_O | Output | 24 | Channel 8 audio sampny data |
Testbench Simulation (Mametraha fanontaniana)
Ny Testbench dia omena hijerena ny fiasan'ny HDMI RX core. Ny Testbench dia miasa amin'ny Native Interface raha iray ihany ny isan'ny piksel.
Mba hanaovana simulate ny fototra amin'ny fampiasana ny testbench dia ataovy ireto dingana manaraka ireto:
- Ao amin'ny varavarankely Design Flow, manitatra Create Design.
- Tsindrio havanana Create SmartDesign Testbench, ary tsindrio Run, araka ny aseho amin'ity sary manaraka ity.
Sary 5-1. Mamorona SmartDesign Testbench
- Ampidiro anarana ho an'ny SmartDesign testbench, ary tsindrio OK.
Sary 5-2. Nomena anarana SmartDesign Testbench
SmartDesign testbench dia noforonina, ary misy canvas miseho eo ankavanan'ny Design Flow pane. - Mankanesa any amin'ny Libero® SoC Catalog, safidio View > Windows > IP Catalog, ary hanitatra Solutions-Video. Tsindrio indroa HDMI RX IP (v5.4.0) ary tsindrio OK avy eo.
- Safidio ny seranana rehetra, tsindrio havanana ary mifidiana Promote to Top Level.
- Ao amin'ny bara fitaovana SmartDesign, tsindrio Generate Component.
- Ao amin'ny tabilao Stimulus Hierarchy, tsindrio havanana HDMI_RX_TB testbench file, ary tsindrio avy eo Simulate Pre-Synth Design > Open Interactively.
Ny fitaovana ModelSim® dia misokatra amin'ny testbench, araka ny aseho amin'ity sary manaraka ity.
Sary 5-3. ModelSim Tool miaraka amin'ny HDMI RX Testbench File
Zava-dehibe: If tapaka ny simulation noho ny fe-potoana hazakazaka voalaza ao amin'ny DO file, ampiasao ny baiko run -all hamita ny simulation.
License (Mametraha fanontaniana)
HDMI RX IP dia omena ireto safidy roa ireto:
- Encrypted: Ny kaody RTL feno encryption dia omena ho an'ny fototra. Azo alaina maimaim-poana miaraka amin'ny fahazoan-dàlana Libero rehetra, ahafahan'ny fotony azo apetraka amin'ny SmartDesign. Azonao atao ny manao Simulation, Synthesis, Layout, ary programa ny silisiôna FPGA amin'ny alàlan'ny suite design Libero.
- RTL: Ny kaody loharano RTL feno dia mihidy fahazoan-dàlana, izay mila vidiana misaraka.
Valin'ny Simulation (Mametraha fanontaniana)
Ity kisary manaraka ity ho an'ny HDMI RX IP dia mampiseho angon-drakitra video sy ny vanim-potoanan'ny angon-drakitra.
Sary 6-1. Video Data
Ity kisary manaraka ity dia mampiseho ny vokatra hsync sy vsync ho an'ny fampidirana data fanaraha-maso mifanaraka amin'izany.
Sary 6-2. Famantarana mitsivalana sy mitsangana mitsangana
Ity kisary manaraka ity dia mampiseho ny ampahany EDID.
Sary 6-3. EDID famantarana
Fampiasana loharanon-karena (Mametraha fanontaniana)
HDMI RX IP dia ampiharina amin'ny PolarFire® FPGA (MPF300T - 1FCG1152I Package). Ity tabilao manaraka ity dia mitanisa ireo loharano ampiasaina rehefa Number of Pixels = 1 pixel.
Tabilao 7-1. Fampiasana loharanon-karena ho an'ny maody Pixel 1
| Loko endrika | Lalin'ny loko | SCRAMBLER | Lamba 4LUT | DFF lamba | Ny interface 4LUT | Ny interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Atsaharo | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Atsaharo | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Atsaharo | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Atsaharo | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Atsaharo | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Atsaharo | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Atsaharo | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Atsaharo | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Atsaharo | 1585 | 1327 | 492 | 492 | 14 | 9 |
Ity tabilao manaraka ity dia mitanisa ireo loharano ampiasaina rehefa Number of Pixels = 4 pixels.
Tabilao 7-2. Fampiasana loharanon-karena ho an'ny maody Pixel 4
| Loko endrika | Lalin'ny loko | SCRAMBLER | Lamba 4LUT | DFF lamba | Ny interface 4LUT | Ny interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Atsaharo | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Atsaharo | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Atsaharo | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Tadiavo | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Tadiavo | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Tadiavo | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Atsaharo | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Atsaharo | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Atsaharo | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Atsaharo | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Ity tabilao manaraka ity dia mitanisa ireo loharano ampiasaina rehefa alefa ny Number of Pixels = 4 pixel sy SCRAMBLER.
Tabilao 7-3. Fampiasana loharanon-karena ho an'ny 4 Pixel Mode sy SCRAMBLER dia alefa
| Loko endrika | Lalin'ny loko | SCRAMBLER | Lamba 4LUT | DFF lamba | Ny interface 4LUT | Ny interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Tadiavo | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Tadiavo | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Tadiavo | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
System Integration (Mametraha fanontaniana)
Ity fizarana ity dia mampiseho ny fomba fampidirana ny IP amin'ny endrika Libero.
Ity tabilao manaraka ity dia mitanisa ny fanamafisana ny PF XCVR, PF TX PLL ary PF CCC ilaina amin'ny fanapahan-kevitra samihafa sy ny sakany kely.
Tabilao 8-1. PF XCVR, PF TX PLL ary PF CCC Configurations
| vahaolana | Bit Width | PF XCVR Configuration | CDR REF CLOCK PADS | PF CCC Configuration | |||
| Takelaka data RX181 | RX CDR Ref Clock Frequency | RX PCS sakany lamba | Fampidirana matetika | Famoahana matetika | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampny Design 1: Rehefa amboarina ao amin'ny Color Depth = 8-bit sy Number of Pixels = 1 Pixel mode, dia aseho amin'ity sary manaraka ity.
Sary 8-1. HDMI RX Sampny Design 1
Ho an'ny example, amin'ny fanamafisana 8-bit, ireto singa manaraka ireto dia ampahany amin'ny famolavolana:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dia namboarina ho an'ny TX sy RX feno duplex. Ny tahan'ny angon-drakitra RX amin'ny 1485 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 10 bit ho an'ny maody 1 PXL ary famantaranandro fanondro CDR 148.5 MHz. Ny tahan'ny angon-drakitra TX amin'ny 1485 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 10 bit miaraka amin'ny fizarana famantaranandro 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ary LANE3_CDR_REF_CLK dia avoaka avy ao amin'ny PF_XCVR_REF_CLK miaraka amin'ny AE27, AE28 Pad pins.
- Ny pin EDID CLK_I dia tokony arahina amin'ny famantaranandro 150 MHz miaraka amin'ny CCC.
- R_RX_CLK_I, G_RX_CLK_I ary B_RX_CLK_I dia entin'ny LANE3_TX_CLK_R, LANE2_TX_CLK_R ary LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I ary B_RX_VALID_I dia entin'ny LANE3_RX_VAL, LANE2_RX_VAL ary LANE1_RX_VAL tsirairay avy.
- DATA_R_I, DATA_G_I ary DATA_B_I dia entin'ny LANE3_RX_DATA, LANE2_RX_DATA ary LANE1_RX_DATA.
HDMI RX Sampny Design 2: Rehefa amboarina ao amin'ny Color Depth = 8-bit sy Number of Pixels = 4 Pixel mode, dia aseho amin'ity sary manaraka ity.
Sary 8-2. HDMI RX Sampny Design 2
Ho an'ny example, amin'ny fanamafisana 8-bit, ireto singa manaraka ireto dia ampahany amin'ny famolavolana:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dia namboarina ho an'ny TX sy RX feno duplex. Ny tahan'ny angon-drakitra RX amin'ny 1485 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 40 bit ho an'ny maody 4 PXL ary famantaranandro fanondro CDR 148.5 MHz. Ny tahan'ny angon-drakitra TX amin'ny 1485 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 40 bit miaraka amin'ny fizarana famantaranandro 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ary LANE3_CDR_REF_CLK dia avoaka avy ao amin'ny PF_XCVR_REF_CLK miaraka amin'ny AE27, AE28 Pad pins.
- Ny pin EDID CLK_I dia tokony arahina amin'ny famantaranandro 150 MHz miaraka amin'ny CCC.
- R_RX_CLK_I, G_RX_CLK_I ary B_RX_CLK_I dia entin'ny LANE3_TX_CLK_R, LANE2_TX_CLK_R ary LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I ary B_RX_VALID_I dia entin'ny LANE3_RX_VAL, LANE2_RX_VAL ary LANE1_RX_VAL tsirairay avy.
- DATA_R_I, DATA_G_I ary DATA_B_I dia entin'ny LANE3_RX_DATA, LANE2_RX_DATA ary LANE1_RX_DATA.
HDMI RX Sampny Design 3: Rehefa amboarina ao amin'ny Color Depth = 8-bit sy Number of Pixels = 4 Pixel mode ary SCRAMBLER = Enabled, dia aseho amin'ity sary manaraka ity.
Sary 8-3. HDMI RX Sampny Design 3
Ho an'ny example, amin'ny fanamafisana 8-bit, ireto singa manaraka ireto dia ampahany amin'ny famolavolana:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dia namboarina ho an'ny TX sy RX Independent mode. Ny tahan'ny angon-drakitra RX amin'ny 5940 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 40 bit ho an'ny maody 4 PXL ary famantaranandro fanondro CDR 148.5 MHz. Ny tahan'ny angon-drakitra TX amin'ny 5940 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 40 bit miaraka amin'ny fizarana famantaranandro 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ary LANE3_CDR_REF_CLK dia avoaka avy ao amin'ny PF_XCVR_REF_CLK miaraka amin'ny pin AF29, AF30 Pad.
- Ny pin EDID CLK_I dia tokony hitondra fiara miaraka amin'ny famantaranandro 150 MHz miaraka amin'ny CCC.
- R_RX_CLK_I, G_RX_CLK_I ary B_RX_CLK_I dia entin'ny LANE3_TX_CLK_R, LANE2_TX_CLK_R ary LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I ary B_RX_VALID_I dia entin'ny LANE3_RX_VAL, LANE2_RX_VAL ary LANE1_RX_VAL tsirairay avy.
- DATA_R_I, DATA_G_I ary DATA_B_I dia entin'ny LANE3_RX_DATA, LANE2_RX_DATA ary LANE1_RX_DATA.
HDMI RX Sampny Design 4: Rehefa amboarina ao amin'ny Color Depth = 12-bit sy Number of Pixels = 4 Pixel mode ary SCRAMBLER = Enabled, dia aseho amin'ity sary manaraka ity.
Sary 8-4. HDMI RX Sampny Design 4
Ho an'ny example, amin'ny fanamafisana 12-bit, ireto singa manaraka ireto dia ampahany amin'ny famolavolana:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dia namboarina ho an'ny RX Only mode. Ny tahan'ny angon-drakitra RX amin'ny 4455 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 40 bit ho an'ny fomba 4 PXL ary famantaranandro fanondro CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ary LANE3_CDR_REF_CLK dia avoaka avy ao amin'ny PF_XCVR_REF_CLK miaraka amin'ny pin AF29, AF30 Pad.
- Ny pin EDID CLK_I dia tokony hitondra fiara miaraka amin'ny famantaranandro 150 MHz miaraka amin'ny CCC.
- R_RX_CLK_I, G_RX_CLK_I ary B_RX_CLK_I dia entin'ny LANE3_TX_CLK_R, LANE2_TX_CLK_R ary LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I ary B_RX_VALID_I dia entin'ny LANE3_RX_VAL, LANE2_RX_VAL ary LANE1_RX_VAL tsirairay avy.
- DATA_R_I, DATA_G_I ary DATA_B_I dia entin'ny LANE3_RX_DATA, LANE2_RX_DATA ary LANE1_RX_DATA.
- Ny maody PF_CCC_C0 dia miteraka famantaranandro antsoina hoe OUT0_FABCLK_0 miaraka amin'ny fatran'ny 74.25 MHz, avy amin'ny famantaranandro fampidirana 111.375 MHz, izay tarihin'ny LANE1_RX_CLK_R.
HDMI RX Sampny Design 5: Rehefa amboarina ao amin'ny Color Depth = 8-bit, Isan'ny Pixels = 4 Pixel mode ary SCRAMBLER = Enabled dia aseho amin'ity sary manaraka ity. Ity endrika ity dia tahan'ny data mavitrika miaraka amin'ny DRI.
Sary 8-5. HDMI RX Sampny Design 5
Ho an'ny example, amin'ny fanamafisana 8-bit, ireto singa manaraka ireto dia ampahany amin'ny famolavolana:
- Ny PF_XCVR_ERM (PF_XCVR_ERM_C0_0) dia namboarina ho an'ny RX Only mode miaraka amin'ny interface de configuration dynamique. Ny tahan'ny angon-drakitra RX amin'ny 5940 Mbps amin'ny fomba PMA, miaraka amin'ny sakan'ny angon-drakitra namboarina ho 40 bit ho an'ny maody 4 PXL ary famantaranandro fanondro CDR 148.5 MHz.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ary LANE3_CDR_REF_CLK dia avoaka avy ao amin'ny PF_XCVR_REF_CLK miaraka amin'ny pin AF29, AF30 Pad.
- Ny pin EDID CLK_I dia tokony hitondra fiara miaraka amin'ny famantaranandro 150 MHz miaraka amin'ny CCC.
- R_RX_CLK_I, G_RX_CLK_I ary B_RX_CLK_I dia entin'ny LANE3_TX_CLK_R, LANE2_TX_CLK_R ary LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I ary B_RX_VALID_I dia entin'ny LANE3_RX_VAL, LANE2_RX_VAL ary LANE1_RX_VAL tsirairay avy.
- DATA_R_I, DATA_G_I ary DATA_B_I dia entin'ny LANE3_RX_DATA, LANE2_RX_DATA ary LANE1_RX_DATA.
Tantara fanavaozana (Mametraha fanontaniana)
Ny tantaran'ny fanavaozana dia mamaritra ny fanovana nampiharina tao amin'ny antontan-taratasy. Ny fanovana dia voatanisa amin'ny fanavaozana, manomboka amin'ny famoahana farany indrindra.
Tabilao 9-1. Tantara fanavaozana
| fanitsiana | Daty | Description |
| D | 02/2025 | Ity manaraka ity ny lisitry ny fanovana natao tamin'ny fanavaozana C an'ny antontan-taratasy:
|
| C | 02/2023 | Ity manaraka ity ny lisitry ny fanovana natao tamin'ny fanavaozana C an'ny antontan-taratasy:
|
| B | 09/2022 | Ity manaraka ity ny lisitry ny fanovana natao tamin'ny fanavaozana B an'ny antontan-taratasy:
|
| A | 04/2022 | Ity manaraka ity ny lisitry ny fanovana amin'ny fanavaozana A amin'ny antontan-taratasy:
|
| 2.0 | — | Ity manaraka ity dia famintinana ny fanovana natao tamin'ity fanavaozana ity.
|
| 1.0 | 08/2021 | Fanitsiana voalohany. |
Fanohanana Microchip FPGA
Ny vondrona vokatra Microchip FPGA dia manohana ny vokatra amin'ny serivisy fanohanana isan-karazany, ao anatin'izany ny Serivisy mpanjifa, Foibe Fanohanana ara-teknika ho an'ny mpanjifa, a webtranokala, ary biraon'ny varotra maneran-tany. Ny mpanjifa dia soso-kevitra hitsidika loharano an-tserasera Microchip alohan'ny hifandraisana amin'ny fanohanana satria azo inoana fa efa voavaly ny fanontaniany. Mifandraisa amin'ny foibe fanohanana ara-teknika amin'ny alàlan'ny website at www.microchip.com/support. Lazao ny laharan'ny Ampahan'ny fitaovana FPGA, safidio ny sokajy tranga mety, ary ampidiro ny endrika files raha mamorona tranga fanohanana ara-teknika. Mifandraisa amin'ny Sampan-draharahan'ny Mpanjifa ho an'ny fanohanana vokatra tsy ara-teknika, toy ny vidin'ny vokatra, ny fanavaozana ny vokatra, ny vaovao farany, ny toetry ny kaomandy ary ny fanomezan-dàlana.
- Avy any Amerika Avaratra, antsoy ny 800.262.1060
- Avy amin'ny tontolo hafa, antsoy ny 650.318.4460
- Fax, na aiza na aiza manerana izao tontolo izao, 650.318.8044
Microchip Information
famantarana
Ny anarana sy fango "Microchip", ny logo "M", ary ny anarana hafa, ny logos ary ny marika dia mari-pamantarana voasoratra sy tsy voasoratra ao amin'ny Microchip Technology Incorporated na ireo mpiara-miasa aminy sy/na sampana any Etazonia sy/na firenena hafa ("Microchip marika”). Ny fampahalalana momba ny marika Microchip dia azo jerena ao amin'ny https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Fampandrenesana ara-dalàna
Ity famoahana ity sy ny fampahalalana ato dia tsy azo ampiasaina afa-tsy amin'ny vokatra Microchip, ao anatin'izany ny famolavolana, ny fitsapana ary ny fampidirana ny vokatra Microchip amin'ny fampiharanao. Ny fampiasana ity fampahalalana ity amin'ny fomba hafa dia mandika ireo fepetra ireo. Ny fampahalalam-baovao momba ny rindranasa amin'ny fitaovana dia omena ho an'ny fanamorana anao fotsiny ary mety hosoloina fanavaozana. Anjaranao ny miantoka fa mifanaraka amin'ny fepetra takianao ny fampiharanao. Mifandraisa amin'ny birao fivarotana Microchip eo an-toerana raha mila fanohanana fanampiny na, mahazo fanohanana fanampiny amin'ny www.microchip.com/en-us/support/design-help/client-support-services.
MICROCHIP "AS IS" no omen'ity fampahalalana ity. MICROCHIP TSY MISY ATAOVY NA TOKONY NA INONA NA INONA NA TSY MISY NA TSY MAINTSY NA TSY MAINTSY, VOASORATRA NA AM-BAVAKA, STATORY NA HAFA, Mifandraisa amin'ny fampahafantarana ao anatin'izany fa tsy voafetra ho an'izay rehetra antoka voatanisa amin'ny tsy fisian'ny famatsiam-bola. TANJONA, NA TANTARANA Mifandray amin'ny toe-piainana, kalitao, na ny asany.
Na ahoana na ahoana, ny microchip dia tsy ho tompon'andraikitra amin'ny zava-drehetra, na inona na inona, na inona na inona, na inona na inona mifandraika amin'ny fampahalalana na ny fampiasana azy, na inona na inona antony, na inona na inona mitranga, na inona na inona mitranga. POSSIBILITY NA VOALOHANY IREO VOALOHANY. HATRAMIN'NY FEPETRA FENO AVERIN'NY LALANA, TSY MIHOATRA NY VON'NY SARAM-DARA, RAHA MISY, NALOHA MICROCHIP REHETRA AMIN'NY FITAKIANA REHETRA AMIN'NY FOMBA NAHAFANTARANA NA NY FAMPIASANA IZANY.
Ny fampiasana ny fitaovana Microchip amin'ny fanohanana aina sy/na ny fiarovana dia tandindomin-doza tanteraka ny mpividy, ary ny mpividy dia manaiky ny hiaro, manonitra ary mitazona Microchip tsy mampidi-doza amin'ny fahavoazana rehetra, fitakiana, fitoriana, na fandaniana vokatry ny fampiasana izany. Tsy misy fahazoan-dàlana ampitaina, an-kolaka na amin'ny fomba hafa, eo ambanin'ny zon'ny fananana ara-tsaina Microchip raha tsy misy filazana hafa.
Fitaovana fiarovana amin'ny kaody microchip
Mariho ireto antsipiriany manaraka momba ny fiarovana ny code amin'ny vokatra Microchip:
- Ny vokatra microchip dia mahafeno ny fepetra voarakitra ao amin'ny takelaka data Microchip manokana.
- Mino ny Microchip fa azo antoka ny fianakavian'ny vokatra rehefa ampiasaina amin'ny fomba nokasaina, ao anatin'ny fepetra fiasana ary ao anatin'ny toe-javatra mahazatra.
- Manome lanja ny microchip ary miaro amin'ny fomba mahery vaika ny zon'ny fananana ara-tsaina. Voarara tanteraka ny fikasana handika ny fepetra fiarovana ny kaody amin'ny vokatra Microchip ary mety handika ny Lalàna Digital Millennium Copyright Act.
- Na ny Microchip na ny mpanamboatra semiconductor hafa dia tsy afaka miantoka ny fiarovana ny code. Ny fiarovana ny kaody dia tsy midika fa miantoka ny vokatra ho "tsy vaky". Mivoatra hatrany ny fiarovana ny kaody. Microchip dia manolo-tena hanatsara hatrany ny fiarovana ny kaody amin'ny vokatray.
© 2025 Microchip Technology Inc. sy ny sampany
FAQ
- F: Ahoana no hanavaozana ny HDMI RX IP core?
A: Ny IP core dia azo havaozina amin'ny alàlan'ny rindrambaiko Libero SoC na alaina amin'ny tanana avy amin'ny katalaogy. Raha vao tafapetraka ao amin'ny Libero SoC software IP Catalog, dia azo amboarina, amboarina ary apetraka ao anatin'ny SmartDesign izy io mba hampidirana ao amin'ny tetikasa.
Documents / Loharano
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI Receiver [pdf] Torolàlana ho an'ny mpampiasa PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
