MICROCHIP PolarFire FPGA 高清晰度多媒体接口 HDMI 接收器
简介（提问）
Microchip 的高清多媒体接口 (HDMI) 接收器 IP 支持 HDMI 标准规范中描述的视频数据和音频数据包数据接收。HDMI RX IP 专为 PolarFire® FPGA 和 PolarFire 片上系统 (SoC) FPGA 器件设计，支持 HDMI 2.0，在单像素模式下分辨率高达 1920 x 1080，频率为 60 Hz，在四像素模式下分辨率高达 3840 x 2160，频率为 60 Hz。RX IP 支持热插拔检测 (HPD)，用于监控电源开启或关闭以及拔出或插入事件，以指示 HDMI 源和 HDMI 接收器之间的通信。
HDMI 源使用显示数据通道 (DDC) 读取接收器的扩展显示标识数据 (EDID)，以发现接收器的配置和/或功能。HDMI RX IP 具有预编程的 EDID，HDMI 源可以通过标准 I2C 通道读取该 EDID。PolarFire FPGA 和 PolarFire SoC FPGA 设备收发器与 RX IP 一起使用，将串行数据反序列化为 10 位数据。HDMI 中的数据通道之间可以有相当大的偏差。HDMI RX IP 使用先进先出 (FIFO) 消除数据通道之间的偏差。此 IP 将通过收发器从 HDMI 源接收的最小化传输差分信号 (TMDS) 数据转换为 24 位 RGB 像素数据、24 位音频数据和控制信号。HDMI 协议中指定的四个标准控制令牌用于在反序列化期间对数据进行相位对齐。
概括
下表总结了 HDMI RX IP 的特性。
表 1. HDMI RX IP 特性
| 核心版 | 本用户指南支持 HDMI RX IP v5.4。 |
| 支持的设备系列 |
|
| 支持的工具流程 | 需要 Libero® SoC v12.0 或更高版本。 |
| 支持的接口 | HDMI RX IP 支持的接口包括：
|
| 许可 | HDMI RX IP 提供以下两种许可选项：
|
特征
HDMI RX IP 具有以下特点：
- 兼容 HDMI 2.0
- 支持 8、10、12 和 16 位色彩深度
- 支持 RGB、YUV 4:2:2 和 YUV 4:4:4 等颜色格式
- 每个时钟输入支持一个或四个像素
- 在单像素模式下支持高达 1920 ✕ 1080 (60 Hz) 的分辨率，在四像素模式下支持高达 3840 ✕ 2160 (60 Hz) 的分辨率。
- 检测热插拔
- 支持解码方案 – TMDS
- 支持DVI输入
- 支持显示数据通道 (DDC) 和增强显示数据通道 (E-DDC)
- 支持本机和 AXI4 流视频接口用于视频数据传输
- 支持本机和 AXI4 流音频接口用于音频数据传输
不支持的功能
以下是 HDMI RX IP 不支持的功能：
- 不支持 4:2:0 色彩格式。
- 不支持高动态范围 (HDR) 和高带宽数字内容保护 (HDCP)。
- 不支持可变刷新率 (VRR) 和自动低延迟模式 (ALLM)。
- 不支持在四像素模式下不能被四整除的水平时序参数。
安装说明
IP 核必须通过 Libero SoC 软件中的 IP 目录更新功能自动安装到 Libero® SoC 软件的 IP 目录中，或者从目录中手动下载。将 IP 核安装在 Libero SoC 软件 IP 目录中后，它会在 Smart Design 中配置、生成和实例化，以纳入 Libero 项目。
测试源设备（提问）
下表列出了经过测试的源设备。
表 1-1. 测试源设备
| 设备 | 像素模式 | 测试的分辨率 | 颜色深度（位） | 颜色模式 | 声音的 |
| quantumdata™ M41h HDMI 分析仪 | 1 | 720P 30 FPS、720P 60 FPS 和1080P 60 FPS | 8 | RGB、YUV444 和 YUV422 | 是的 |
| 1080P 30帧 | 8、10、12 和 16 | ||||
| 4 | 720P 30 FPS、1080P 30 FPS 和4K 60 FPS | 8 | |||
| 1080P 60帧 | 8、12 和 16 | ||||
| 4K 30帧每秒 | 8、10、12 和 16 | ||||
| 联想™ 20U1A007IG | 1 | 1080P 60帧 | 8 | RGB | 是的 |
| 4 | 1080P 60 FPS 和 4K 30 FPS | ||||
| 戴尔 Latitude 3420 | 1 | 1080P 60帧 | 8 | RGB | 是的 |
| 4 | 4K 30 FPS 和 4K 60 FPS | ||||
| Astro VA-1844A HDMI® 测试仪 | 1 | 720P 30 FPS、720P 60 FPS 和1080P 60 FPS | 8 | RGB、YUV444 和 YUV422 | 是的 |
| 1080P 30帧 | 8、10、12 和 16 | ||||
| 4 | 720P 30 FPS、1080P 30 FPS 和4K 30 FPS | 8 | |||
| 1080P 30帧 | 8、12 和 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 套件 | 1 | 1080P 30帧 | 8 | RGB | 不 |
| 4 | 4K 60帧每秒 |
HDMI RX IP 配置（提问）
本节提供了view HDMI RX IP 配置器接口及其组件。HDMI RX IP 配置器提供图形界面来设置 HDMI RX 核心。此配置器允许用户选择像素数、音频通道数、视频接口、音频接口、SCRAMBLER、颜色深度、颜色格式、测试台和许可证等参数。配置器界面包括下拉菜单和选项以自定义设置。表 4-1 中描述了关键配置。下图提供了详细的 view HDMI RX IP 配置器接口。
图 2-1. HDMI RX IP 配置器
界面还包括“确定”和“取消”按钮，用于确认或放弃配置。
硬件实现（提问）
下图描述了带收发器 (XCVR) 的 HDMI RX IP 接口。
图 3-1. HDMI RX 框图
图 3-2. 接收器详细框图
HDMI RX由三个tages：
- 相位对齐器使用收发器比特滑动根据控制令牌边界对齐并行数据。
- TMDS解码器将10位编码数据转换为8位视频像素数据、4位音频包数据和2位控制信号。
- FIFO 消除了 R、G 和 B 通道时钟之间的偏差。
相位对准器（提问）
XCVR 的 10 位并行数据并不总是与 TMDS 编码字边界对齐。并行数据需要进行位移位和对齐才能解码数据。相位对齐器使用 XCVR 中的位滑动功能将传入的并行数据与字边界对齐。每个显示器 DPI 感知 (PMA) 模式下的 XCVR 允许使用位滑动功能，其中它将 10 位反序列化字的对齐调整 1 位。每次，在将 10 位字调整 1 位滑动位置后，将其与 HDMI 协议的四个控制令牌中的任意一个进行比较，以在控制期间锁定位置。10 位字已正确对齐并被视为对下一个 s 有效tages。每个颜色通道都有自己的相位对齐器，只有当所有相位对齐器都锁定以纠正字边界时，TMDS 解码器才会开始解码。
TMDS 解码器（提问）
TMDS 解码器在视频周期内将从收发器反序列化的 10 位数据解码为 8 位像素数据。在控制周期内，HSYNC、VSYNC 和 PACKET HEADER 由 10 位蓝色通道数据生成。音频数据包数据解码到 R 和 G 通道，每个通道有 XNUMX 位。每个通道的 TMDS 解码器都以自己的时钟运行。因此，通道之间可能会存在一定的偏差。
通道间去倾斜（提问）
基于 FIFO 的去偏逻辑用于消除通道之间的偏斜。每个通道从相位对齐单元接收有效信号，以指示来自相位对齐器的传入 10 位数据是否有效。如果所有通道均有效（已实现相位对齐），FIFO 模块将开始使用读写使能信号（连续写入和读出）通过 FIFO 模块传递数据。当在任何 FIFO 输出中检测到控制令牌时，读出流将暂停，并生成标记检测信号以指示视频流中特定标记的到达。只有当此标记到达所有三个通道时，读出流才会恢复。结果，相关偏斜被消除。双时钟 FIFO 将所有三个数据流同步到蓝色通道时钟以消除相关偏斜。下图描述了通道到通道去偏技术。
图 3-3. 通道间去偏移
DDC（提问）
DDC 是基于 I2C 总线规范的通信通道。源使用 I2C 命令从具有从属地址的接收器的 E-EDID 读取信息。HDMI RX IP 使用具有多种分辨率的预定义 EDID，在单像素模式下支持高达 1920 ✕ 1080 的分辨率（60 Hz），在四像素模式下支持高达 3840 ✕ 2160 的分辨率（60 Hz）。
EDID 表示显示名称为 Microchip HDMI 显示器。
HDMI RX 参数和接口信号（提问）
本节讨论 HDMI RX GUI 配置器和 I/O 信号中的参数。
配置参数（提问）
下表列出了 HDMI RX IP 中的配置参数。
表 4-1。 配置参数
| 参数名称 | 描述 |
| 颜色格式 | 定义颜色空间。支持以下颜色格式：
|
| 颜色深度 | 指定每个颜色分量的位数。每个分量支持 8、10、12 和 16 位。 |
| 像素数 | 表示每个时钟输入的像素数：
|
| 扰频器 | 支持每秒 4 帧的 60K 分辨率：
|
| 音频通道数 | 支持音频通道数量：
|
| 视讯介面 | 本机和 AXI 流 |
| 音频接口 | 本机和 AXI 流 |
| 测试台 | 允许选择测试台环境。支持以下测试台选项：
|
| 执照 | 指定许可证的类型。提供以下两种许可证选项：
|
端口（提问）
下表列出了 Color Format 为 RGB 时 Native 接口的 HDMI RX IP 的输入输出端口。
表 4-2. 本机接口的输入和输出
| 信号名称 | 方向 | 宽度（位） | 描述 |
| 复位_N_I | 输入 | 1 | 低电平有效异步复位信号 |
| 接收时钟信号 | 输入 | 1 | XCVR 的“R”通道并行时钟 |
| 接收时钟 | 输入 | 1 | XCVR 的“G”通道并行时钟 |
| 接收时钟信号 | 输入 | 1 | 来自 XCVR 的“B”通道的并行时钟 |
| EDID_重置_N_I | 输入 | 1 | 低电平有效异步 edid 复位信号 |
| 接收有效 | 输入 | 1 | 来自 XCVR 的“R”通道并行数据的有效信号 |
| 接收有效 | 输入 | 1 | 来自 XCVR 的“G”通道并行数据的有效信号 |
| 接收有效 | 输入 | 1 | 来自 XCVR 的“B”通道并行数据的有效信号 |
| 信号名称 | 方向 | 宽度（位） | 描述 |
| 数据_R_I | 输入 | 像素数量✕10位 | 从 XCVR 接收到“R”通道并行数据 |
| 数据_G_I | 输入 | 像素数量✕10位 | 从 XCVR 接收到“G”通道并行数据 |
| 数据_B_I | 输入 | 像素数量✕10位 | 从 XCVR 接收到“B”通道并行数据 |
| 響鳴 | 输入 | 1 | 用于 DDC 的 I2C 串行时钟输入 |
| HPD_I | 输入 | 1 | 热插拔检测输入信号。源连接到接收器时，HPD 信号应为高。 |
| 数据总线接口 | 输入 | 1 | 用于 DDC 的 I2C 串行数据输入 |
| EDID时钟输入 | 输入 | 1 | I2C模块的系统时钟 |
| 位滑动 | 输出 | 1 | 将位滑信号发送到收发器的“R”通道 |
| 位滑动 | 输出 | 1 | 位滑信号至收发器的“G”通道 |
| 位滑动_B_O | 输出 | 1 | 位滑信号至收发器的“B”通道 |
| 视频数据有效 | 输出 | 1 | 视频数据有效输出 |
| AUDIO_DATA_VALID_O | 输出 | 1 | 音频数据有效输出 |
| 水平同步_O | 输出 | 1 | 水平同步脉冲 |
| V_SYNC_O | 输出 | 1 | 有效垂直同步脉冲 |
| R_O | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“R”数据 |
| 去 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“G”数据 |
| B_O | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“B”数据 |
| 数据总线 | 输出 | 1 | 用于 DDC 的 I2C 串行数据输出 |
| HPD_O | 输出 | 1 | 热插拔检测输出信号 |
| 取消 CTS 锁定 | 输出 | 20 | 音频时钟再生周期时间amp 价值 |
| 取消 | 输出 | 20 | 音频时钟再生值 (N) 参数 |
| 验证ACR_VALID_O | 输出 | 1 | 音频时钟再生有效信号 |
| AUDIO_SAMPLE_CH1_O | 输出 | 24 | 1 频道音频amp数据 |
| AUDIO_SAMPLE_CH2_O | 输出 | 24 | 2 频道音频amp数据 |
| AUDIO_SAMPLE_CH3_O | 输出 | 24 | 3 频道音频amp数据 |
| AUDIO_SAMPLE_CH4_O | 输出 | 24 | 4 频道音频amp数据 |
| AUDIO_SAMPLE_CH5_O | 输出 | 24 | 5 频道音频amp数据 |
| AUDIO_SAMPLE_CH6_O | 输出 | 24 | 6 频道音频amp数据 |
| AUDIO_SAMPLE_CH7_O | 输出 | 24 | 7 频道音频amp数据 |
| AUDIO_SAMPLE_CH8_O | 输出 | 24 | 8 频道音频amp数据 |
| HDMI_DVI_MODE_O | 输出 | 1 | 以下是两种模式：
|
下表描述了 AXI4 Stream Video Interface 的 HDMI RX IP 的输入和输出端口。
表 4-3. AXI4 流视频接口的输入和输出端口
| 端口名称 | 方向 | 宽度（位） | 描述 |
| TDATA_O | 输出 | 像素数量✕色彩深度✕3位 | 输出视频数据[R,G,B] |
| TVALID_O | 输出 | 1 | 输出视频有效 |
| 端口名称 | 方向 | 宽度（位） | 描述 |
| TLAST_O | 输出 | 1 | 输出帧结束信号 |
| TUSER_O | 输出 | 3 |
|
| TSTRB_O | 输出 | 3 | 输出视频数据选通 |
| TKEEP_O | 输出 | 3 | 输出视频数据保持 |
下表描述了 AXI4 Stream Audio Interface 的 HDMI RX IP 的输入和输出端口。
表 4-4. AXI4 流音频接口的输入和输出端口
| 端口名称 | 方向 | 宽度（位） | 描述 |
| 音频数据 | 输出 | 24 | 输出音频数据 |
| 音频_TID_O | 输出 | 3 | 输出音频通道 |
| AUDIO_TVALID_O | 输出 | 1 | 输出音频有效信号 |
下表列出了 Color Format 为 YUV444 时，Native 接口的 HDMI RX IP 输入输出端口。
表 4-5. 本机接口的输入和输出
| 端口名称 | 方向 | 宽度（位） | 描述 |
| 复位_N_I | 输入 | 1 | 低电平有效异步复位信号 |
| LANE3_RX_CLK_I | 输入 | 1 | 来自 XCVR 的 Lane 3 通道的并行时钟 |
| LANE2_RX_CLK_I | 输入 | 1 | 来自 XCVR 的 Lane 2 通道的并行时钟 |
| LANE1_RX_CLK_I | 输入 | 1 | 来自 XCVR 的 Lane 1 通道的并行时钟 |
| EDID_重置_N_I | 输入 | 1 | 低电平有效异步 edid 复位信号 |
| LANE3_RX_有效_I | 输入 | 1 | 来自 XCVR 的用于通道 3 并行数据的有效信号 |
| LANE2_RX_有效_I | 输入 | 1 | 来自 XCVR 的用于通道 2 并行数据的有效信号 |
| LANE1_RX_有效_I | 输入 | 1 | 来自 XCVR 的用于通道 1 并行数据的有效信号 |
| 数据通道3 | 输入 | 像素数量✕10位 | 从XCVR接收到3号通道并行数据 |
| 数据通道2 | 输入 | 像素数量✕10位 | 从XCVR接收到2号通道并行数据 |
| 数据通道1 | 输入 | 像素数量✕10位 | 从XCVR接收到1号通道并行数据 |
| 響鳴 | 输入 | 1 | 用于 DDC 的 I2C 串行时钟输入 |
| HPD_I | 输入 | 1 | 热插拔检测输入信号。源连接到接收器时，HPD 信号应为高。 |
| 数据总线接口 | 输入 | 1 | 用于 DDC 的 I2C 串行数据输入 |
| EDID时钟输入 | 输入 | 1 | I2C模块的系统时钟 |
| BIT_SLIP_LANE3_O | 输出 | 1 | 位滑信号至收发器的通道 3 |
| BIT_SLIP_LANE2_O | 输出 | 1 | 位滑信号至收发器的通道 2 |
| BIT_SLIP_LANE1_O | 输出 | 1 | 位滑信号至收发器的通道 1 |
| 视频数据有效 | 输出 | 1 | 视频数据有效输出 |
| AUDIO_DATA_VALID_O | 输出 | 1 | 音频数据有效输出 |
| 水平同步_O | 输出 | 1 | 水平同步脉冲 |
| V_SYNC_O | 输出 | 1 | 有效垂直同步脉冲 |
| 端口名称 | 方向 | 宽度（位） | 描述 |
| 耶 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“Y”数据 |
| 雙方 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“Cb”数据 |
| 铬氧 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“Cr”数据 |
| 数据总线 | 输出 | 1 | 用于 DDC 的 I2C 串行数据输出 |
| HPD_O | 输出 | 1 | 热插拔检测输出信号 |
| 取消 CTS 锁定 | 输出 | 20 | 音频时钟再生周期时间amp 价值 |
| 取消 | 输出 | 20 | 音频时钟再生值 (N) 参数 |
| 验证ACR_VALID_O | 输出 | 1 | 音频时钟再生有效信号 |
| AUDIO_SAMPLE_CH1_O | 输出 | 24 | 1 频道音频amp数据 |
| AUDIO_SAMPLE_CH2_O | 输出 | 24 | 2 频道音频amp数据 |
| AUDIO_SAMPLE_CH3_O | 输出 | 24 | 3 频道音频amp数据 |
| AUDIO_SAMPLE_CH4_O | 输出 | 24 | 4 频道音频amp数据 |
| AUDIO_SAMPLE_CH5_O | 输出 | 24 | 5 频道音频amp数据 |
| AUDIO_SAMPLE_CH6_O | 输出 | 24 | 6 频道音频amp数据 |
| AUDIO_SAMPLE_CH7_O | 输出 | 24 | 7 频道音频amp数据 |
| AUDIO_SAMPLE_CH8_O | 输出 | 24 | 8 频道音频amp数据 |
下表列出了 Color Format 为 YUV422 时，Native 接口的 HDMI RX IP 输入输出端口。
表 4-6. 本机接口的输入和输出
| 端口名称 | 方向 | 宽度（位） | 描述 |
| 复位_N_I | 输入 | 1 | 低电平有效异步复位信号 |
| LANE3_RX_CLK_I | 输入 | 1 | 来自 XCVR 的 Lane 3 通道的并行时钟 |
| LANE2_RX_CLK_I | 输入 | 1 | 来自 XCVR 的 Lane 2 通道的并行时钟 |
| LANE1_RX_CLK_I | 输入 | 1 | 来自 XCVR 的 Lane 1 通道的并行时钟 |
| EDID_重置_N_I | 输入 | 1 | 低电平有效异步 edid 复位信号 |
| LANE3_RX_有效_I | 输入 | 1 | 来自 XCVR 的用于通道 3 并行数据的有效信号 |
| LANE2_RX_有效_I | 输入 | 1 | 来自 XCVR 的用于通道 2 并行数据的有效信号 |
| LANE1_RX_有效_I | 输入 | 1 | 来自 XCVR 的用于通道 1 并行数据的有效信号 |
| 数据通道3 | 输入 | 像素数量✕10位 | 从XCVR接收到3号通道并行数据 |
| 数据通道2 | 输入 | 像素数量✕10位 | 从XCVR接收到2号通道并行数据 |
| 数据通道1 | 输入 | 像素数量✕10位 | 从XCVR接收到1号通道并行数据 |
| 響鳴 | 输入 | 1 | 用于 DDC 的 I2C 串行时钟输入 |
| HPD_I | 输入 | 1 | 热插拔检测输入信号。源连接到接收器时，HPD 信号应为高。 |
| 数据总线接口 | 输入 | 1 | 用于 DDC 的 I2C 串行数据输入 |
| EDID时钟输入 | 输入 | 1 | I2C模块的系统时钟 |
| BIT_SLIP_LANE3_O | 输出 | 1 | 位滑信号至收发器的通道 3 |
| BIT_SLIP_LANE2_O | 输出 | 1 | 位滑信号至收发器的通道 2 |
| BIT_SLIP_LANE1_O | 输出 | 1 | 位滑信号至收发器的通道 1 |
| 视频数据有效 | 输出 | 1 | 视频数据有效输出 |
| 端口名称 | 方向 | 宽度（位） | 描述 |
| AUDIO_DATA_VALID_O | 输出 | 1 | 音频数据有效输出 |
| 水平同步_O | 输出 | 1 | 水平同步脉冲 |
| V_SYNC_O | 输出 | 1 | 有效垂直同步脉冲 |
| 耶 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“Y”数据 |
| 閣下 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“C”数据 |
| 数据总线 | 输出 | 1 | 用于 DDC 的 I2C 串行数据输出 |
| HPD_O | 输出 | 1 | 热插拔检测输出信号 |
| 取消 CTS 锁定 | 输出 | 20 | 音频时钟再生周期时间amp 价值 |
| 取消 | 输出 | 20 | 音频时钟再生值 (N) 参数 |
| 验证ACR_VALID_O | 输出 | 1 | 音频时钟再生有效信号 |
| AUDIO_SAMPLE_CH1_O | 输出 | 24 | 1 频道音频amp数据 |
| AUDIO_SAMPLE_CH2_O | 输出 | 24 | 2 频道音频amp数据 |
| AUDIO_SAMPLE_CH3_O | 输出 | 24 | 3 频道音频amp数据 |
| AUDIO_SAMPLE_CH4_O | 输出 | 24 | 4 频道音频amp数据 |
| AUDIO_SAMPLE_CH5_O | 输出 | 24 | 5 频道音频amp数据 |
| AUDIO_SAMPLE_CH6_O | 输出 | 24 | 6 频道音频amp数据 |
| AUDIO_SAMPLE_CH7_O | 输出 | 24 | 7 频道音频amp数据 |
| AUDIO_SAMPLE_CH8_O | 输出 | 24 | 8 频道音频amp数据 |
下表列出了 SCRAMBLER 启用时，HDMI RX IP 的 Native 接口的输入和输出端口。
表 4-7. 本机接口的输入和输出
| 端口名称 | 方向 | 宽度（位） | 描述 |
| 复位_N_I | 输入 | 1 | 低电平有效异步复位信号 |
| 接收时钟信号 | 输入 | 1 | XCVR 的“R”通道并行时钟 |
| 接收时钟 | 输入 | 1 | XCVR 的“G”通道并行时钟 |
| 接收时钟信号 | 输入 | 1 | 来自 XCVR 的“B”通道的并行时钟 |
| EDID_重置_N_I | 输入 | 1 | 低电平有效异步 edid 复位信号 |
| HDMI_电缆_CLK_I | 输入 | 1 | 来自 HDMI 源的电缆时钟 |
| 接收有效 | 输入 | 1 | 来自 XCVR 的“R”通道并行数据的有效信号 |
| 接收有效 | 输入 | 1 | 来自 XCVR 的“G”通道并行数据的有效信号 |
| 接收有效 | 输入 | 1 | 来自 XCVR 的“B”通道并行数据的有效信号 |
| 数据_R_I | 输入 | 像素数量✕10位 | 从 XCVR 接收到“R”通道并行数据 |
| 数据_G_I | 输入 | 像素数量✕10位 | 从 XCVR 接收到“G”通道并行数据 |
| 数据_B_I | 输入 | 像素数量✕10位 | 从 XCVR 接收到“B”通道并行数据 |
| 響鳴 | 输入 | 1 | 用于 DDC 的 I2C 串行时钟输入 |
| HPD_I | 输入 | 1 | 热插拔检测输入信号。源端连接到接收器，HPD 信号应为高电平。 |
| 数据总线接口 | 输入 | 1 | 用于 DDC 的 I2C 串行数据输入 |
| EDID时钟输入 | 输入 | 1 | I2C模块的系统时钟 |
| 位滑动 | 输出 | 1 | 将位滑信号发送到收发器的“R”通道 |
| 位滑动 | 输出 | 1 | 位滑信号至收发器的“G”通道 |
| 端口名称 | 方向 | 宽度（位） | 描述 |
| 位滑动_B_O | 输出 | 1 | 位滑信号至收发器的“B”通道 |
| 视频数据有效 | 输出 | 1 | 视频数据有效输出 |
| AUDIO_DATA_VALID_O | 输出1 | 1 | 音频数据有效输出 |
| 水平同步_O | 输出 | 1 | 水平同步脉冲 |
| V_SYNC_O | 输出 | 1 | 有效垂直同步脉冲 |
| 数据速率 | 输出 | 16 | Rx 数据速率。以下是数据速率值：
|
| R_O | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“R”数据 |
| 去 | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“G”数据 |
| B_O | 输出 | 像素数量 ✕ 色彩深度位 | 解码的“B”数据 |
| 数据总线 | 输出 | 1 | 用于 DDC 的 I2C 串行数据输出 |
| HPD_O | 输出 | 1 | 热插拔检测输出信号 |
| 取消 CTS 锁定 | 输出 | 20 | 音频时钟再生周期时间amp 价值 |
| 取消 | 输出 | 20 | 音频时钟再生值 (N) 参数 |
| 验证ACR_VALID_O | 输出 | 1 | 音频时钟再生有效信号 |
| AUDIO_SAMPLE_CH1_O | 输出 | 24 | 1 频道音频amp数据 |
| AUDIO_SAMPLE_CH2_O | 输出 | 24 | 2 频道音频amp数据 |
| AUDIO_SAMPLE_CH3_O | 输出 | 24 | 3 频道音频amp数据 |
| AUDIO_SAMPLE_CH4_O | 输出 | 24 | 4 频道音频amp数据 |
| AUDIO_SAMPLE_CH5_O | 输出 | 24 | 5 频道音频amp数据 |
| AUDIO_SAMPLE_CH6_O | 输出 | 24 | 6 频道音频amp数据 |
| AUDIO_SAMPLE_CH7_O | 输出 | 24 | 7 频道音频amp数据 |
| AUDIO_SAMPLE_CH8_O | 输出 | 24 | 8 频道音频amp数据 |
测试台模拟（提问）
提供测试平台来检查 HDMI RX 核心的功能。当像素数为 1 时，测试平台仅在 Native 接口中工作。
要使用测试台模拟核心，请执行以下步骤：
- 在“设计流程”窗口中，展开“创建设计”。
- 右键单击Create SmartDesign Testbench，然后单击Run，如下图所示。
图 5-1. 创建 SmartDesign 测试台
- 输入 SmartDesign 测试台的名称，然后单击“确定”。
图 5-2. 命名 SmartDesign 测试台
SmartDesign 测试平台已创建，画布出现在“设计流程”窗格的右侧。 - 导航到 Libero® SoC 目录，选择 View > Windows > IP Catalog，然后展开 Solutions-Video。双击 HDMI RX IP (v5.4.0)，然后单击 OK。
- 选择所有端口，右键单击并选择提升至顶层。
- 在 SmartDesign 工具栏上，单击“生成组件”。
- 在“刺激层次结构”选项卡上，右键单击 HDMI_RX_TB 测试台 file，然后单击“模拟预合成设计”>“以交互方式打开”。
ModelSim® 工具与测试台一起打开，如下图所示。
图 5-3. 带有 HDMI RX 测试台的 ModelSim 工具 File
重要：我如果由于 DO 中指定的运行时间限制而中断模拟 file，使用run -all命令完成模拟。
许可证（提问）
HDMI RX IP 提供以下两种许可选项：
- 加密：为核心提供完整的加密 RTL 代码。它可通过任何 Libero 许可证免费获得，从而可以使用 SmartDesign 实例化核心。您可以使用 Libero 设计套件执行仿真、综合、布局和编程 FPGA 硅片。
- RTL：完整的RTL源代码是许可证锁定的，需要单独购买。
模拟结果（提问）
以下 HDMI RX IP 时序图显示了视频数据和控制数据周期。
图 6-1. 视频数据
下图显示了相应控制数据输入的 hsync 和 vsync 输出。
图 6-2. 水平同步和垂直同步信号
下图显示了EDID部分。
图 6-3. EDID 信号
资源利用率（提问）
HDMI RX IP 在 PolarFire® FPGA（MPF300T – 1FCG1152I 封装）中实现。下表列出了像素数 = 1 像素时使用的资源。
表 7-1. 1 像素模式的资源利用率
| 颜色格式 | 颜色深度 | 扰频器 | 面料 4LUT | 织物DFF | 接口 4LUT | 接口DFF | uSRAM（64×12） | LSRAM（20k） |
| RGB | 8 | 禁用 | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | 禁用 | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | 禁用 | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | 禁用 | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | 禁用 | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | 禁用 | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | 禁用 | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | 禁用 | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | 禁用 | 1585 | 1327 | 492 | 492 | 14 | 9 |
下表列出了像素数 = 4像素时所使用的资源。
表 7-2. 4 像素模式的资源利用率
| 颜色格式 | 颜色深度 | 扰频器 | 面料 4LUT | 织物DFF | 接口 4LUT | 接口DFF | uSRAM（64×12） | LSRAM（20k） |
| RGB | 8 | 禁用 | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | 禁用 | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | 禁用 | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | 使能够 | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | 使能够 | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | 使能够 | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | 禁用 | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | 禁用 | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | 禁用 | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | 禁用 | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
下表列出了像素数 = 4 像素且启用 SCRAMBLER 时所使用的资源。
表 7-3. 4 像素模式和 SCRAMBLER 启用时的资源利用率
| 颜色格式 | 颜色深度 | 扰频器 | 面料 4LUT | 织物DFF | 接口 4LUT | 接口DFF | uSRAM（64×12） | LSRAM（20k） |
| RGB | 8 | 使能够 | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | 使能够 | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | 使能够 | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
系统集成（提问）
本节展示如何将 IP 集成到 Libero 设计中。
下表列出了不同分辨率和位宽所需的 PF XCVR、PF TX PLL 和 PF CCC 的配置。
表 8-1. PF XCVR、PF TX PLL 和 PF CCC 配置
| 解决 | 位宽 | PF XCVR 配置 | CDR 参考时钟垫 | PF CCC 配置 | |||
| 接收数据速率 | RX CDR 参考时钟频率 | RX PCS 织物宽度 | 输入频率 | 输出频率 | |||
| 1像素（1080p60） | 8 | 1485 | 148.5 | 10 | AE27、AE28 | NA | NA |
| 1像素（1080p30） | 10 | 1485 | 148.5 | 10 | AE27、AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27、AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27、AE28 | 74.25 | 148.5 | |
| 4像素（1080p60） | 8 | 1485 | 148.5 | 40 | AE27、AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27、AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27、AE28 | 74.25 | 37.125 | |
| 4像素（4kp30） | 8 | 1485 | 148.5 | 40 | AE27、AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29、AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29、AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29、AE30 | 148.5 | 74.25 | |
| 4像素（4Kp60） | 8 | 5940 | 148.5 | 40 | AE29、AE30 | NA | NA |
HDMI 接收端amp设计1： 当配置为色彩深度 = 8位、像素数 = 1像素模式时，如下图所示。
图 8-1. HDMI RX Samp设计 1
例如amp例如，在 8 位配置中，以下组件是设计的一部分：
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 配置为 TX 和 RX 全双工模式。PMA 模式下 RX 数据速率为 1485 Mbps，10 PXL 模式下数据宽度配置为 1 位，CDR 参考时钟为 148.5 MHz。PMA 模式下 TX 数据速率为 1485 Mbps，数据宽度配置为 10 位，时钟分频因子为 4。
- LANE0_CDR_REF_CLK、LANE1_CDR_REF_CLK、LANE2_CDR_REF_CLK 和 LANE3_CDR_REF_CLK 由 PF_XCVR_REF_CLK 通过 AE27、AE28 Pad 引脚驱动。
- EDID CLK_I 引脚应采用带有 CCC 的 150 MHz 时钟驱动。
- R_RX_CLK_I、G_RX_CLK_I和B_RX_CLK_I分别由LANE3_TX_CLK_R、LANE2_TX_CLK_R和LANE1_TX_CLK_R驱动。
- R_RX_VALID_I、G_RX_VALID_I 和 B_RX_VALID_I 分别由 LANE3_RX_VAL、LANE2_RX_VAL 和 LANE1_RX_VAL 驱动。
- DATA_R_I、DATA_G_I和DATA_B_I分别由LANE3_RX_DATA、LANE2_RX_DATA和LANE1_RX_DATA驱动。
HDMI 接收端amp设计2： 当配置为色彩深度 = 8位、像素数 = 4像素模式时，如下图所示。
图 8-2. HDMI RX Samp设计 2
例如amp例如，在 8 位配置中，以下组件是设计的一部分：
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 配置为 TX 和 RX 全双工模式。PMA 模式下 RX 数据速率为 1485 Mbps，40 PXL 模式下数据宽度配置为 4 位，CDR 参考时钟为 148.5 MHz。PMA 模式下 TX 数据速率为 1485 Mbps，数据宽度配置为 40 位，时钟分频因子为 4。
- LANE0_CDR_REF_CLK、LANE1_CDR_REF_CLK、LANE2_CDR_REF_CLK 和 LANE3_CDR_REF_CLK 由 PF_XCVR_REF_CLK 通过 AE27、AE28 Pad 引脚驱动。
- EDID CLK_I 引脚应采用带有 CCC 的 150 MHz 时钟驱动。
- R_RX_CLK_I、G_RX_CLK_I和B_RX_CLK_I分别由LANE3_TX_CLK_R、LANE2_TX_CLK_R和LANE1_TX_CLK_R驱动。
- R_RX_VALID_I、G_RX_VALID_I 和 B_RX_VALID_I 分别由 LANE3_RX_VAL、LANE2_RX_VAL 和 LANE1_RX_VAL 驱动。
- DATA_R_I、DATA_G_I和DATA_B_I分别由LANE3_RX_DATA、LANE2_RX_DATA和LANE1_RX_DATA驱动。
HDMI 接收端amp设计3： 当配置为色彩深度 = 8 位、像素数 = 4 像素模式且 SCRAMBLER = 启用时，如下图所示。
图 8-3. HDMI RX Samp设计 3
例如amp例如，在 8 位配置中，以下组件是设计的一部分：
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 配置为 TX 和 RX 独立模式。PMA 模式下 RX 数据速率为 5940 Mbps，40 PXL 模式的数据宽度配置为 4 位，CDR 参考时钟为 148.5 MHz。PMA 模式下 TX 数据速率为 5940 Mbps，数据宽度配置为 40 位，时钟分频因子为 4。
- LANE0_CDR_REF_CLK、LANE1_CDR_REF_CLK、LANE2_CDR_REF_CLK 和 LANE3_CDR_REF_CLK 由 PF_XCVR_REF_CLK 通过 AF29、AF30 Pad 引脚驱动。
- EDID CLK_I 引脚应使用带有 CCC 的 150 MHz 时钟驱动。
- R_RX_CLK_I、G_RX_CLK_I和B_RX_CLK_I分别由LANE3_TX_CLK_R、LANE2_TX_CLK_R和LANE1_TX_CLK_R驱动。
- R_RX_VALID_I、G_RX_VALID_I 和 B_RX_VALID_I 分别由 LANE3_RX_VAL、LANE2_RX_VAL 和 LANE1_RX_VAL 驱动。
- DATA_R_I、DATA_G_I和DATA_B_I分别由LANE3_RX_DATA、LANE2_RX_DATA和LANE1_RX_DATA驱动。
HDMI 接收端amp设计4： 当配置为色彩深度 = 12 位、像素数 = 4 像素模式且 SCRAMBLER = 启用时，如下图所示。
图 8-4. HDMI RX Samp设计 4
例如amp例如，在 12 位配置中，以下组件是设计的一部分：
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 配置为 RX Only 模式。PMA 模式下 RX 数据速率为 4455 Mbps，40 PXL 模式下数据宽度配置为 4 bit，CDR 参考时钟为 148.5 MHz。
- LANE0_CDR_REF_CLK、LANE1_CDR_REF_CLK、LANE2_CDR_REF_CLK 和 LANE3_CDR_REF_CLK 由 PF_XCVR_REF_CLK 通过 AF29、AF30 Pad 引脚驱动。
- EDID CLK_I 引脚应使用带有 CCC 的 150 MHz 时钟驱动。
- R_RX_CLK_I、G_RX_CLK_I和B_RX_CLK_I分别由LANE3_TX_CLK_R、LANE2_TX_CLK_R和LANE1_TX_CLK_R驱动。
- R_RX_VALID_I、G_RX_VALID_I 和 B_RX_VALID_I 分别由 LANE3_RX_VAL、LANE2_RX_VAL 和 LANE1_RX_VAL 驱动。
- DATA_R_I、DATA_G_I和DATA_B_I分别由LANE3_RX_DATA、LANE2_RX_DATA和LANE1_RX_DATA驱动。
- PF_CCC_C0 模块生成一个名为 OUT0_FABCLK_0 的时钟，频率为 74.25 MHz，源自 111.375 MHz 的输入时钟，由 LANE1_RX_CLK_R 驱动。
HDMI 接收端amp设计5： 下图显示了配置为颜色深度 = 8 位、像素数 = 4 像素模式和 SCRAMBLER = 启用时的情况。此设计是具有 DRI 的动态数据速率。
图 8-5. HDMI RX Samp设计 5
例如amp例如，在 8 位配置中，以下组件是设计的一部分：
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) 配置为仅 RX 模式，并启用动态重新配置接口。PMA 模式下 RX 数据速率为 5940 Mbps，40 PXL 模式下数据宽度配置为 4 位，CDR 参考时钟为 148.5 MHz。
- LANE0_CDR_REF_CLK、LANE1_CDR_REF_CLK、LANE2_CDR_REF_CLK 和 LANE3_CDR_REF_CLK 由 PF_XCVR_REF_CLK 通过 AF29、AF30 Pad 引脚驱动。
- EDID CLK_I 引脚应使用带有 CCC 的 150 MHz 时钟驱动。
- R_RX_CLK_I、G_RX_CLK_I和B_RX_CLK_I分别由LANE3_TX_CLK_R、LANE2_TX_CLK_R和LANE1_TX_CLK_R驱动。
- R_RX_VALID_I、G_RX_VALID_I 和 B_RX_VALID_I 分别由 LANE3_RX_VAL、LANE2_RX_VAL 和 LANE1_RX_VAL 驱动。
- DATA_R_I、DATA_G_I和DATA_B_I分别由LANE3_RX_DATA、LANE2_RX_DATA和LANE1_RX_DATA驱动。
修订历史（提问）
修订历史描述了文档中实施的更改。更改按修订列出，从最新发布开始。
表 9-1。 修订记录
| 修订 | 日期 | 描述 |
| D | 02/2025 | 以下是该文件 C 版的更改列表：
|
| C | 02/2023 | 以下是该文件 C 版的更改列表：
|
| B | 09/2022 | 以下是该文件 B 版的更改列表：
|
| A | 04/2022 | 以下是文档修订版 A 的更改列表：
|
| 2.0 | — | 以下是此次修订中所做更改的摘要。
|
| 1.0 | 08/2021 | 初步修订。 |
微芯片 FPGA 支持
Microchip FPGA 产品组为其产品提供各种支持服务，包括客户服务、客户技术支持中心、 web站点和全球销售办事处。 建议客户在联系支持之前访问 Microchip 在线资源，因为他们的查询很可能已经得到解答。 通过以下方式联系技术支持中心 web网站 www.microchip.com/support. 提及 FPGA 器件部件号，选择合适的案例类别，然后上传设计 file在创建技术支持案例时。 联系客户服务获取非技术产品支持，例如产品定价、产品升级、更新信息、订单状态和授权。
- 从北美拨打 800.262.1060
- 从世界其他地方拨打 650.318.4460
- 传真，来自世界各地，650.318.8044
微芯信息
商标
“Microchip”名称和徽标、“M”徽标以及其他名称、徽标和品牌是 Microchip Technology Incorporated 或其附属公司和/或子公司在美国和/或其他国家/地区的注册和非注册商标（“Microchip 商标”）。有关 Microchip 商标的信息可访问 https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
国际标准书号： 979-8-3371-0744-8
法律声明
本出版物及其信息仅可用于 Microchip 产品，包括设计、测试 Microchip 产品并将其与您的应用程序集成。 以任何其他方式使用此信息均违反这些条款。 有关设备应用程序的信息仅为您提供方便而提供，可能会被更新所取代。 您有责任确保您的应用程序符合您的规范。 如需更多支持，请联系您当地的 Microchip 销售办事处，或通过以下网址获取更多支持 www.microchip.com/en-us/support/design-help/client-support-services.
本信息由 MICROCHIP “按原样”提供。MICROCHIP 不作任何明示或暗示、书面或口头、法定或其他形式的陈述或保证，包括但不限于任何不侵权、适销性和适用于特定用途的默示保证，或与其状况、质量或性能相关的保证。
在任何情况下，对于与该信息或其使用有关的任何间接、特殊、惩罚性、偶然或后果性损失、损害、成本或费用，无论其原因如何，即使 MICROCHIP 已被告知发生此类损失的可能性或此类损害是可预见的，MICROCHIP 均不承担任何责任。在法律允许的最大范围内，MICROCHIP 对以任何方式与该信息或其使用有关的所有索赔的总赔偿责任不得超过您为该信息直接向 MICROCHIP 支付的费用（如有）。
在生命支持和/或安全应用中使用 Microchip 设备的风险完全由买方承担，买方同意为 Microchip 辩护、赔偿并免除其因此类使用而导致的任何和所有损害、索赔、诉讼或费用。除非另有说明，否则不会以任何方式（隐含或以其他方式）转让任何 Microchip 知识产权许可。
Microchip 设备代码保护功能
请注意 Microchip 产品的代码保护功能的以下详细信息：
- Microchip 产品符合其特定 Microchip 数据手册中所包含的规格。
- Microchip 相信，其产品系列在按照预期方式、符合操作规范和在正常条件下使用时是安全的。
- Microchip 重视并积极保护其知识产权。严格禁止尝试破坏 Microchip 产品的代码保护功能，否则可能违反《数字千年版权法》。
- Microchip 或任何其他半导体制造商都无法保证其代码的安全性。代码保护并不意味着我们保证产品“牢不可破”。代码保护在不断发展。Microchip 致力于不断改进我们产品的代码保护功能。
© 2025 Microchip Technology Inc. 及其子公司
常问问题
- 问：如何更新 HDMI RX IP 核？
答：IP 核可通过 Libero SoC 软件更新，或从目录中手动下载。一旦安装在 Libero SoC 软件 IP 目录中，即可在 SmartDesign 中配置、生成和实例化，以纳入项目。
文件/资源
 |
MICROCHIP PolarFire FPGA 高清晰度多媒体接口 HDMI 接收器 [pdf] 用户指南 PolarFire FPGA、PolarFire FPGA 高清多媒体接口 HDMI 接收器、高清多媒体接口 HDMI 接收器、多媒体接口 HDMI 接收器、接口 HDMI 接收器、HDMI 接收器 |
