MICROCHIP PolarFire FPGA Definizio Handiko Multimedia Interfaze HDMI Hartzailea
Sarrera (galdera bat egin)
Microchip-en High-Definition Multimedia Interface (HDMI) hargailu IPak HDMI estandarraren zehaztapenean deskribatutako bideo datuak eta audio pakete datuen harrera onartzen ditu. HDMI RX IP bereziki diseinatuta dago PolarFire® FPGA eta PolarFire System on Chip (SoC) FPGA gailuetarako, HDMI 2.0 onartzen dutenak 1920 × 1080 arteko bereizmenetarako 60 Hz-tan pixel bakarreko moduan eta 3840 × 2160 arteko bereizmenetarako 60 Hz-tan lau pixeleko moduan. RX IP-k Hot Plug Detect (HPD) onartzen du piztea edo itzaltzea kontrolatzeko eta deskonektatzeko edo konektatzeko gertaerak kontrolatzeko, HDMI iturriaren eta HDMI hustubidearen arteko komunikazioa adierazteko.
HDMI iturriak Display Data kanala (DDC) erabiltzen du hustubidearen Extended Display Identification Data (EDID) irakurtzeko, hustubidearen konfigurazioa eta/edo gaitasunak ezagutzeko. HDMI RX IP-ak aurrez programatutako EDID bat dauka, HDMI iturri batek I2C kanal estandar baten bidez irakur dezakeena. PolarFire FPGA eta PolarFire SoC FPGA gailuen transzeptoreak RX IP-arekin batera erabiltzen dira serieko datuak 10 biteko datu bihurtzeko. HDMI-ko datu-kanalek bien arteko asimetria handia izan dezakete. HDMI RX IP-ak datu-kanalen arteko asimetria kentzen du First-In First-Out (FIFO) erabiliz. IP honek HDMI iturritik transzeptorearen bidez jasotako Trantsizio Minimizatuko Seinalizazio Diferentzial (TMDS) datuak 24 biteko RGB pixel datu, 24 biteko audio datu eta kontrol seinale bihurtzen ditu. HDMI protokoloan zehaztutako lau kontrol token estandarrak datuak deserializazioan fase-lerrokatzeko erabiltzen dira.
Laburpena
Hurrengo taulak HDMI RX IP ezaugarrien laburpena eskaintzen du.
1. taula. HDMI RX IP ezaugarriak
| Core bertsioa | Erabiltzailearen gida honek HDMI RX IP v5.4 onartzen du. |
| Onartutako gailuen familiak |
|
| Onartutako erreminta-fluxua | Libero® SoC v12.0 edo ondorengo bertsioak behar ditu. |
| Onartutako Interfazeak | HDMI RX IP-k onartzen dituen interfazeak hauek dira:
|
| Lizentzia ematea | HDMI RX IP bi lizentzia aukera hauekin eskaintzen da:
|
Ezaugarriak
HDMI RX IP-k ezaugarri hauek ditu:
- HDMI 2.0-rekin bateragarria
- 8, 10, 12 eta 16 biteko kolore-sakonera onartzen du
- RGB, YUV 4:2:2 eta YUV 4:4:4 bezalako kolore formatuak onartzen ditu
- Erloju sarrera bakoitzeko pixel bat edo lau onartzen ditu
- 1920 ✕ 1080 arteko bereizmenak onartzen ditu 60 Hz-tan Pixel Bat moduan eta 3840 ✕ 2160 artekoak 60 Hz-tan Lau Pixel moduan.
- Konexio beroa detektatzen du
- TMDS deskodetze-eskema onartzen du
- DVI sarrera onartzen du
- Datu-pantailaren kanala (DDC) eta datu-pantailaren kanal hobetua (E-DDC) onartzen ditu
- Bideo-datuen transferentziarako Native eta AXI4 Stream Video interfazea onartzen du
- Audio datuen transferentziarako Native eta AXI4 Stream Audio interfazea onartzen du
Onartu gabeko eginbideak
Hona hemen HDMI RX IP-ren bateraezinak diren funtzioak:
- 4:2:0 kolore formatua ez da onartzen.
- Ez dira onartzen High Dynamic Range (HDR) eta High-bandwidth Digital Content Protection (HDCP).
- Freskatze-tasa aldakorra (VRR) eta latentzia baxuko modu automatikoa (ALLM) ez dira onartzen.
- Lau pixeleko moduan laurekin zatiezinak ez diren denbora horizontaleko parametroak ez dira onartzen.
Instalazio-argibideak
IP nukleoa automatikoki instalatu behar da Libero® SoC softwarearen IP Katalogoan, Libero SoC softwarearen IP Katalogoa eguneratzeko funtzioaren bidez, edo eskuz deskargatu behar da katalogotik. IP nukleoa Libero SoC softwarearen IP Katalogoan instalatu ondoren, Smart Design-en konfiguratu, sortu eta instantziatu egiten da Libero proiektuan sartzeko.
Probatutako iturri-gailuak (egin galdera bat)
Hurrengo taulan probatutako iturburu-gailuak zerrendatzen dira.
1-1 taula. Probatutako iturriak eta gailuak
| Gailuak | Pixel modua | Probatutako bereizmenak | Kolorearen sakonera (bitak) | Kolore modua | Audioa |
| quantumdata™ M41h HDMI analizatzailea | 1 | 720P 30 FPS, 720P 60 FPS eta 1080P 60 FPS | 8 | RGB, YUV444 eta YUV422 | Bai |
| 1080P 30 FPS | 8, 10, 12 eta 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS eta 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 eta 16 | ||||
| 4K 30 FPS | 8, 10, 12 eta 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Bai |
| 4 | 1080P 60 FPS eta 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Bai |
| 4 | 4K 30 FPS eta 4K 60 FPS | ||||
| Astro VA-1844A HDMI® probatzailea | 1 | 720P 30 FPS, 720P 60 FPS eta 1080P 60 FPS | 8 | RGB, YUV444 eta YUV422 | Bai |
| 1080P 30 FPS | 8, 10, 12 eta 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS eta 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 eta 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Kit | 1 | 1080P 30 FPS | 8 | RGB | Ez |
| 4 | 4K 60 FPS |
HDMI RX IP konfigurazioa (galdera bat egin)
Atal honek gaina ematen duview HDMI RX IP konfiguratzailearen interfazearen eta bere osagaien deskribapena. HDMI RX IP konfiguratzaileak interfaze grafiko bat eskaintzen du HDMI RX nukleoa konfiguratzeko. Konfiguratzaile honek erabiltzaileari parametroak hautatzeko aukera ematen dio, hala nola Pixel kopurua, Audio kanal kopurua, Bideo interfazea, Audio interfazea, SCRAMBLER, Kolore sakonera, Kolore formatua, Proba-bankua eta Lizentzia. Konfiguratzailearen interfazeak goitibeherako menuak eta ezarpenak pertsonalizatzeko aukerak ditu. Konfigurazio nagusiak 4-1 taulan deskribatzen dira. Hurrengo irudiak xehetasun bat eskaintzen du. view HDMI RX IP konfiguratzailearen interfazearen.
2-1 irudia. HDMI RX IP konfiguratzailea
Interfazeak Ados eta Utzi botoiak ere baditu konfigurazioak berresteko edo baztertzeko.
Hardwarearen ezarpena (galdera bat egin)
Hurrengo irudiek HDMI RX IP interfazea transzeptorearekin (XCVR) deskribatzen dute.
3-1 irudia. HDMI RX bloke diagrama
3-2 irudia. Hartzailearen bloke-diagrama zehatza
HDMI RX hiru sarreraz osatuta dagotages:
- Fase-lerrokatzaileak datu paraleloak kontrol-tokenen mugekin lerrokatzen ditu transzeptorearen bit-irristada erabiliz.
- TMDS deskodetzaileak 10 biteko kodetutako datuak 8 biteko bideo pixel datu, 4 biteko audio pakete datu eta 2 biteko kontrol seinale bihurtzen ditu.
- FIFOek R, G eta B erreien erlojuen arteko asimetria kentzen dute.
Fase-lerrokatzailea (galdera bat egin)
XCVR-tik datozen 10 biteko datu paraleloak ez daude beti TMDS kodetutako hitzen mugekin lerrokatuta. Datu paraleloak bit-desplazatu eta lerrokatu behar dira datuak deskodetzeko. Fase-lerrokatzaileak sarrerako datu paraleloak hitzen mugekin lerrokatzen ditu XCVR-ko bit-irristatze funtzioa erabiliz. Per-Monitor DPI Awareness (PMA) moduan dagoen XCVR-k bit-irristatze funtzioa ahalbidetzen du, non 10 biteko deserializatutako hitzaren lerrokatzea bit 1ez doitzen duen. Aldi bakoitzean, 10 biteko hitza bit 1eko irristatze posizioz doitu ondoren, HDMI protokoloaren lau kontrol-tokenetako edozeinekin alderatzen da kontrol-aldian posizioa blokeatzeko. 10 biteko hitza behar bezala lerrokatuta dago eta baliozkotzat jotzen da hurrengo segundoetarako.tagKolore-kanal bakoitzak bere fase-lerrokatzailea du, TMDS deskodetzaileak deskodetzen hasten da fase-lerrokatzaile guztiak blokeatuta daudenean bakarrik, hitzen mugak zuzentzeko.
TMDS deskodetzailea (galdera bat egin)
TMDS deskodetzaileak transzeptoretik deserializatutako 10 biteko datuak 8 biteko pixel datuetan deskodetzen ditu bideo-periodoan. HSYNC, VSYNC eta PACKET HEADER kontrol-periodoan sortzen dira 10 biteko kanal urdineko datuetatik abiatuta. Audio-paketeen datuak R eta G kanaletan deskodetzen dira, bakoitza lau bitekin. Kanal bakoitzaren TMDS deskodetzaileak bere erloju propioan funtzionatzen du. Beraz, kanalen artean asimetria jakin bat izan dezake.
Kanal batetik bestera desorekatzea (galdera bat egin)
FIFO oinarritutako desorekatze logika bat erabiltzen da kanalen arteko desoreka kentzeko. Kanal bakoitzak seinale baliodun bat jasotzen du fase-lerrokatze unitateetatik, fase-lerrokatzailetik sartzen diren 10 biteko datuak baliozkoak diren adierazteko. Kanal guztiak baliozkoak badira (fase-lerrokatzea lortu badute), FIFO moduluak datuak FIFO modulutik pasatzen hasten da irakurketa eta idazketa gaitzeko seinaleak erabiliz (etengabe idazten eta irakurtzen). Kontrol-token bat detektatzen denean FIFO irteeretan, irakurketa-fluxua eten egiten da, eta markatzaile detektatuaren seinale bat sortzen da bideo-jarioan markatzaile jakin baten etorrera adierazteko. Irakurketa-fluxua markatzaile hau hiru kanaletara iritsi denean bakarrik berrabiarazten da. Ondorioz, dagokion desoreka kentzen da. Erloju bikoitzeko FIFOek hiru datu-jarioak kanal urdinaren erlojuarekin sinkronizatzen dituzte dagokion desoreka kentzeko. Hurrengo irudiak kanaletik kanalerako desorekatze teknika deskribatzen du.
3-3 irudia. Kanal arteko desorekatze
DDC (Galdera bat egin)
DDC I2C bus espezifikazioan oinarritutako komunikazio kanal bat da. Iturriak I2C komandoak erabiltzen ditu esklabo helbide bat duen hustubideko E-EDID batetik informazioa irakurtzeko. HDMI RX IP-k aurrez definitutako EDID bat erabiltzen du hainbat bereizmenekin, 1920 ✕ 1080 arteko bereizmenak onartzen ditu 60 Hz-tan Pixel Bakarreko moduan eta 3840 ✕ 2160 artekoak 60 Hz-tan Lau Pixeleko moduan.
EDIDak Microchip HDMI pantaila gisa adierazten du pantaila-izena.
HDMI RX parametroak eta interfazearen seinaleak (galdera bat egin)
Atal honek HDMI RX GUI konfiguratzailearen parametroak eta S/I seinaleak aztertzen ditu.
Konfigurazio-parametroak (galdera bat egin)
Hurrengo taulan HDMI RX IP-ko konfigurazio-parametroak zerrendatzen dira.
4-1 taula. Konfigurazio-parametroak
| Parametroaren izena | Deskribapena |
| Kolore formatua | Kolore-espazioa definitzen du. Kolore formatu hauek onartzen ditu:
|
| Kolore-Sakonera | Kolore osagai bakoitzeko bit kopurua zehazten du. Osagai bakoitzeko 8, 10, 12 eta 16 bit onartzen ditu. |
| Pixel kopurua | Erlojuaren sarrera bakoitzeko pixel kopurua adierazten du:
|
| NARUSATZAILEA | 4K bereizmenerako laguntza segundoko 60 fotograman:
|
| Audio-kanal kopurua | Audio kanal kopurua onartzen du:
|
| Bideo interfazea | Bertakoa eta AXI erreka |
| Audio Interfazea | Bertakoa eta AXI erreka |
| Proba-bankua | Proba-mahaiaren ingurunea hautatzea ahalbidetzen du. Proba-mahaiaren aukera hauek onartzen ditu:
|
| Lizentzia | Lizentzia mota zehazten du. Bi lizentzia aukera hauek eskaintzen ditu:
|
Portuak (Galdera bat egin)
Hurrengo taulan HDMI RX IP-ren sarrera eta irteera atakak zerrendatzen dira interfaze natiborako, Kolore Formatua RGB denean.
4-2 taula. Sarrera eta irteera interfaze natiborako
| Seinalearen izena | Norabidea | Zabalera (bit) | Deskribapena |
| RESET_N_I | Sarrera | 1 | Berrezartze seinale asinkrono aktibo-baxua |
| R_RX_CLK_I | Sarrera | 1 | XCVR-ko "R" kanalerako erloju paraleloa |
| G_RX_CLK_I | Sarrera | 1 | XCVR-ko "G" kanalerako erloju paraleloa |
| B_RX_CLK_I | Sarrera | 1 | XCVR-ko "B" kanalerako erloju paraleloa |
| EDID_RESET_N_I | Sarrera | 1 | Edid berrezartze seinale asinkrono aktibo-baxua |
| R_RX_BALIOZKOA_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa "R" kanal paraleloko datuetarako |
| G_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa "G" kanal paraleloko datuetarako |
| B_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa "B" kanal paraleloko datuetarako |
| Seinalearen izena | Norabidea | Zabalera (bit) | Deskribapena |
| DATA_R_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik "R" kanal paraleloko datuak jaso dira |
| DATA_G_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik "G" kanal paraleloko datuak jaso dira |
| DATA_B_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik "B" kanal paraleloko datuak jaso dira |
| SCL_I | Sarrera | 1 | I2C serieko erloju sarrera DDCrako |
| HPD_I | Sarrera | 1 | Entxufe beroa detektatzeko sarrera-seinalea. Iturria hustubidera konektatuta dago. HPD seinalea altua izan beharko litzateke. |
| SDA_I | Sarrera | 1 | I2C serieko datu sarrera DDCrako |
| EDID_CLK_I | Sarrera | 1 | I2C modulurako sistemaren erlojua |
| BIT_SLIP_R_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen "R" kanalera |
| BIT_SLIP_G_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen "G" kanalera |
| BIT_SLIP_B_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen "B" kanalera |
| BIDEO_DATUAK_BALIOZKO_O | Irteera | 1 | Bideo datuen irteera baliozkoa |
| AUDIO_DATUAK_BALIOZKO_O | Irteera | 1 | Audio datuen irteera baliozkoa |
| H_SYNC_O | Irteera | 1 | Sinkronizazio-pultsu horizontala |
| V_SYNC_O | Irteera | 1 | Sinkronizazio bertikaleko pultsu aktiboa |
| R_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "R" datuak deskodetuta |
| G_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "G" datuak deskodetuta |
| B_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "B" datuak deskodetuta |
| SDA_O | Irteera | 1 | I2C serieko datuen irteera DDCrako |
| HPD_O | Irteera | 1 | Entxufe beroa detektatzeko irteerako seinalea |
| ACR_CTS_O | Irteera | 20 | Audioaren erlojuaren birsorkuntza zikloaren denboraamp balioa |
| ACR_N_O | Irteera | 20 | Audio Erlojuaren Birsorkuntzaren balioa (N) parametroa |
| ACR_BALID_O | Irteera | 1 | Audio erlojuaren birsorkuntzaren seinale baliozkoa |
| AUDIO_SAMPLE_CH1_O | Irteera | 24 | 1. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH2_O | Irteera | 24 | 2. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH3_O | Irteera | 24 | 3. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH4_O | Irteera | 24 | 4. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH5_O | Irteera | 24 | 5. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH6_O | Irteera | 24 | 6. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH7_O | Irteera | 24 | 7. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH8_O | Irteera | 24 | 8. kanaleko audioakample datuak |
| HDMI_DVI_MODUA_O | Irteera | 1 | Bi modu hauek dira:
|
Hurrengo taulan AXI4 Stream Video Interfazearen HDMI RX IP-ren sarrera eta irteera atakak deskribatzen dira.
4-3 taula. AXI4 Stream Video interfazearen sarrera eta irteera atakak
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| TDATA_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera ✕ 3 bit | Irteerako bideo datuak [R, G, B] |
| TVALID_O | Irteera | 1 | Irteerako bideoa baliozkoa |
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| TLAST_O | Irteera | 1 | Irteerako fotograma amaierako seinalea |
| TUSER_O | Irteera | 3 |
|
| TSRB_O | Irteera | 3 | Irteerako bideo datuen estroboskopioa |
| TKEEP_O | Irteera | 3 | Irteerako bideo datuak gorde |
Hurrengo taulan AXI4 Stream Audio Interfazearen HDMI RX IP-ren sarrera eta irteera atakak deskribatzen dira.
4-4 taula. AXI4 Stream Audio Interfazearen Sarrera eta Irteera Portuak
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| AUDIO_TDATA_O | Irteera | 24 | Irteerako audio datuak |
| AUDIO_TID_O | Irteera | 3 | Irteerako audio kanala |
| AUDIO_TBALIOZKOA_O | Irteera | 1 | Irteerako audio seinale baliozkoa |
Hurrengo taulan HDMI RX IP-ren sarrera eta irteera atakak zerrendatzen dira interfaze natiborako, Kolore Formatua YUV444 denean.
4-5 taula. Sarrera eta irteera interfaze natiborako
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| RESET_N_I | Sarrera | 1 | Berrezartze seinale asinkrono aktibo-baxua |
| LANE3_RX_CLK_I | Sarrera | 1 | XCVR-ko 3. kanalerako erloju paraleloa |
| LANE2_RX_CLK_I | Sarrera | 1 | XCVR-ko 2. kanalerako erloju paraleloa |
| LANE1_RX_CLK_I | Sarrera | 1 | XCVR-ko 1. kanalerako erloju paraleloa |
| EDID_RESET_N_I | Sarrera | 1 | Edid berrezartze seinale asinkrono aktibo-baxua |
| LANE3_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa 3. erreiko datu paraleloetarako |
| LANE2_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa 2. erreiko datu paraleloetarako |
| LANE1_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa 1. erreiko datu paraleloetarako |
| DATUAK_LANE3_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik 3. erreiko datu paraleloak jaso dira |
| DATUAK_LANE2_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik 2. erreiko datu paraleloak jaso dira |
| DATUAK_LANE1_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik 1. erreiko datu paraleloak jaso dira |
| SCL_I | Sarrera | 1 | I2C serieko erloju sarrera DDCrako |
| HPD_I | Sarrera | 1 | Entxufe beroa detektatzeko sarrera-seinalea. Iturria hustubidera konektatuta dago. HPD seinalea altua izan beharko litzateke. |
| SDA_I | Sarrera | 1 | I2C serieko datu sarrera DDCrako |
| EDID_CLK_I | Sarrera | 1 | I2C modulurako sistemaren erlojua |
| BIT_SLIP_LANE3_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen 3. bidera |
| BIT_SLIP_LANE2_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen 2. bidera |
| BIT_SLIP_LANE1_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen 1. bidera |
| BIDEO_DATUAK_BALIOZKO_O | Irteera | 1 | Bideo datuen irteera baliozkoa |
| AUDIO_DATUAK_BALIOZKO_O | Irteera | 1 | Audio datuen irteera baliozkoa |
| H_SYNC_O | Irteera | 1 | Sinkronizazio-pultsu horizontala |
| V_SYNC_O | Irteera | 1 | Sinkronizazio bertikaleko pultsu aktiboa |
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| Y_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "Y" datuak deskodetuta |
| Cb_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "Cb" datuak deskodetuta |
| Cr_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "Cr" datuak deskodetuta |
| SDA_O | Irteera | 1 | I2C serieko datuen irteera DDCrako |
| HPD_O | Irteera | 1 | Entxufe beroa detektatzeko irteerako seinalea |
| ACR_CTS_O | Irteera | 20 | Audioaren erlojuaren birsorkuntza zikloaren denboraamp balioa |
| ACR_N_O | Irteera | 20 | Audio Erlojuaren Birsorkuntzaren balioa (N) parametroa |
| ACR_BALID_O | Irteera | 1 | Audio erlojuaren birsorkuntzaren seinale baliozkoa |
| AUDIO_SAMPLE_CH1_O | Irteera | 24 | 1. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH2_O | Irteera | 24 | 2. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH3_O | Irteera | 24 | 3. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH4_O | Irteera | 24 | 4. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH5_O | Irteera | 24 | 5. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH6_O | Irteera | 24 | 6. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH7_O | Irteera | 24 | 7. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH8_O | Irteera | 24 | 8. kanaleko audioakample datuak |
Hurrengo taulan HDMI RX IP-ren sarrera eta irteera atakak zerrendatzen dira interfaze natiborako, Kolore Formatua YUV422 denean.
4-6 taula. Sarrera eta irteera interfaze natiborako
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| RESET_N_I | Sarrera | 1 | Berrezartze seinale asinkrono aktibo-baxua |
| LANE3_RX_CLK_I | Sarrera | 1 | XCVR-ko 3. kanalerako erloju paraleloa |
| LANE2_RX_CLK_I | Sarrera | 1 | XCVR-ko 2. kanalerako erloju paraleloa |
| LANE1_RX_CLK_I | Sarrera | 1 | XCVR-ko 1. kanalerako erloju paraleloa |
| EDID_RESET_N_I | Sarrera | 1 | Edid berrezartze seinale asinkrono aktibo-baxua |
| LANE3_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa 3. erreiko datu paraleloetarako |
| LANE2_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa 2. erreiko datu paraleloetarako |
| LANE1_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa 1. erreiko datu paraleloetarako |
| DATUAK_LANE3_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik 3. erreiko datu paraleloak jaso dira |
| DATUAK_LANE2_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik 2. erreiko datu paraleloak jaso dira |
| DATUAK_LANE1_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik 1. erreiko datu paraleloak jaso dira |
| SCL_I | Sarrera | 1 | I2C serieko erloju sarrera DDCrako |
| HPD_I | Sarrera | 1 | Entxufe beroa detektatzeko sarrera-seinalea. Iturria hustubidera konektatuta dago. HPD seinalea altua izan beharko litzateke. |
| SDA_I | Sarrera | 1 | I2C serieko datu sarrera DDCrako |
| EDID_CLK_I | Sarrera | 1 | I2C modulurako sistemaren erlojua |
| BIT_SLIP_LANE3_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen 3. bidera |
| BIT_SLIP_LANE2_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen 2. bidera |
| BIT_SLIP_LANE1_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen 1. bidera |
| BIDEO_DATUAK_BALIOZKO_O | Irteera | 1 | Bideo datuen irteera baliozkoa |
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| AUDIO_DATUAK_BALIOZKO_O | Irteera | 1 | Audio datuen irteera baliozkoa |
| H_SYNC_O | Irteera | 1 | Sinkronizazio-pultsu horizontala |
| V_SYNC_O | Irteera | 1 | Sinkronizazio bertikaleko pultsu aktiboa |
| Y_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "Y" datuak deskodetuta |
| C_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "C" datuak deskodetuta |
| SDA_O | Irteera | 1 | I2C serieko datuen irteera DDCrako |
| HPD_O | Irteera | 1 | Entxufe beroa detektatzeko irteerako seinalea |
| ACR_CTS_O | Irteera | 20 | Audioaren erlojuaren birsorkuntza zikloaren denboraamp balioa |
| ACR_N_O | Irteera | 20 | Audio Erlojuaren Birsorkuntzaren balioa (N) parametroa |
| ACR_BALID_O | Irteera | 1 | Audio erlojuaren birsorkuntzaren seinale baliozkoa |
| AUDIO_SAMPLE_CH1_O | Irteera | 24 | 1. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH2_O | Irteera | 24 | 2. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH3_O | Irteera | 24 | 3. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH4_O | Irteera | 24 | 4. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH5_O | Irteera | 24 | 5. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH6_O | Irteera | 24 | 6. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH7_O | Irteera | 24 | 7. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH8_O | Irteera | 24 | 8. kanaleko audioakample datuak |
Hurrengo taulan HDMI RX IP interfazearen sarrera eta irteera atakak zerrendatzen dira, SCRAMBLER gaituta dagoenean.
4-7 taula. Sarrera eta irteera interfaze natiborako
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| RESET_N_I | Sarrera | 1 | Berrezartze seinale asinkrono aktibo-baxua |
| R_RX_CLK_I | Sarrera | 1 | XCVR-ko "R" kanalerako erloju paraleloa |
| G_RX_CLK_I | Sarrera | 1 | XCVR-ko "G" kanalerako erloju paraleloa |
| B_RX_CLK_I | Sarrera | 1 | XCVR-ko "B" kanalerako erloju paraleloa |
| EDID_RESET_N_I | Sarrera | 1 | Edid berrezartze seinale asinkrono aktibo-baxua |
| HDMI_KABLE_CLK_I | Sarrera | 1 | Kable bidezko erlojua HDMI iturritik |
| R_RX_BALIOZKOA_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa "R" kanal paraleloko datuetarako |
| G_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa "G" kanal paraleloko datuetarako |
| B_RX_BALID_I | Sarrera | 1 | XCVR-tik datorren seinale baliozkoa "B" kanal paraleloko datuetarako |
| DATA_R_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik "R" kanal paraleloko datuak jaso dira |
| DATA_G_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik "G" kanal paraleloko datuak jaso dira |
| DATA_B_I | Sarrera | PIXEL KOPURUA ✕ 10 bit | XCVR-tik "B" kanal paraleloko datuak jaso dira |
| SCL_I | Sarrera | 1 | I2C serieko erloju sarrera DDCrako |
| HPD_I | Sarrera | 1 | Entxufe beroa detektatzeko sarrera-seinalea. Iturria hustubidera konektatuta dago, eta HPD seinalea altua izan beharko litzateke. |
| SDA_I | Sarrera | 1 | I2C serieko datu sarrera DDCrako |
| EDID_CLK_I | Sarrera | 1 | I2C modulurako sistemaren erlojua |
| BIT_SLIP_R_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen "R" kanalera |
| BIT_SLIP_G_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen "G" kanalera |
| Portuaren izena | Norabidea | Zabalera (bit) | Deskribapena |
| BIT_SLIP_B_O | Irteera | 1 | Bit irristatze seinalea transzeptorearen "B" kanalera |
| BIDEO_DATUAK_BALIOZKO_O | Irteera | 1 | Bideo datuen irteera baliozkoa |
| AUDIO_DATUAK_BALIOZKO_O | Irteera 1 | 1 | Audio datuen irteera baliozkoa |
| H_SYNC_O | Irteera | 1 | Sinkronizazio-pultsu horizontala |
| V_SYNC_O | Irteera | 1 | Sinkronizazio bertikaleko pultsu aktiboa |
| DATUEN_TASA_0 | Irteera | 16 | Rx datu-tasa. Hauek dira datu-tasaren balioak:
|
| R_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "R" datuak deskodetuta |
| G_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "G" datuak deskodetuta |
| B_O | Irteera | PIXEL KOPURUA ✕ Kolore-sakonera bitak | "B" datuak deskodetuta |
| SDA_O | Irteera | 1 | I2C serieko datuen irteera DDCrako |
| HPD_O | Irteera | 1 | Entxufe beroa detektatzeko irteerako seinalea |
| ACR_CTS_O | Irteera | 20 | Audioaren erlojuaren birsorkuntza zikloaren denboraamp balioa |
| ACR_N_O | Irteera | 20 | Audio Erlojuaren Birsorkuntzaren balioa (N) parametroa |
| ACR_BALID_O | Irteera | 1 | Audio erlojuaren birsorkuntzaren seinale baliozkoa |
| AUDIO_SAMPLE_CH1_O | Irteera | 24 | 1. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH2_O | Irteera | 24 | 2. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH3_O | Irteera | 24 | 3. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH4_O | Irteera | 24 | 4. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH5_O | Irteera | 24 | 5. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH6_O | Irteera | 24 | 6. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH7_O | Irteera | 24 | 7. kanaleko audioakample datuak |
| AUDIO_SAMPLE_CH8_O | Irteera | 24 | 8. kanaleko audioakample datuak |
Testbench simulazioa (galdera bat egin)
HDMI RX nukleoaren funtzionaltasuna egiaztatzeko proba-bankua eskaintzen da. Proba-bankuak interfaze natiboan bakarrik funtzionatzen du pixel kopurua bat denean.
Nukleoa proba-bankua erabiliz simulatzeko, egin urrats hauek:
- Diseinu-fluxuaren leihoan, zabaldu Diseinua sortu aukera.
- Egin klik eskuineko botoiarekin Sortu SmartDesign Testbench aukeran, eta ondoren egin klik Exekutatu aukeran, hurrengo irudian erakusten den bezala.
5-1 irudia. SmartDesign proba-bench-a sortzea
- Idatzi SmartDesign proba-mahaiaren izena eta egin klik Ados botoian.
5-2 irudia. SmartDesign proba-bench-ari izena jartzea
SmartDesign testbench sortzen da, eta oihal bat agertzen da Diseinu-fluxuaren panelaren eskuinean. - Joan Libero® SoC Katalogora, hautatu View > Windows > IP Katalogoa, eta gero zabaldu Soluzioak-Bideoa. Egin klik bikoitza HDMI RX IP (v5.4.0) aukeran eta gero egin klik Ados aukeran.
- Hautatu portu guztiak, egin klik eskuineko botoiarekin eta hautatu Sustatu maila gorenera.
- SmartDesign tresna-barran, egin klik Osagaia sortu aukeran.
- Estimulu Hierarkia fitxan, egin klik eskuineko botoiarekin HDMI_RX_TB proba-bench-ean. file, eta, ondoren, sakatu Simulatu sintetizazioaren aurreko diseinua > Ireki interaktiboki.
ModelSim® tresna proba-bankuarekin irekitzen da, hurrengo irudian erakusten den moduan.
5-3 irudia. ModelSim tresna HDMI RX proba-mahaiarekin File
Garrantzitsua: ISimulazioa DO-n zehaztutako exekuzio-denbora muga dela eta eten egiten bada file, erabili run -all komandoa simulazioa osatzeko.
Lizentzia (Galdera bat egin)
HDMI RX IP bi lizentzia aukera hauekin eskaintzen da:
- Enkriptatuta: Nukleorako RTL kode enkriptatu osoa ematen da. Doan eskuragarri dago Libero lizentzia guztiekin, eta horrek nukleoa SmartDesign-ekin instantziatzea ahalbidetzen du. Libero diseinu suitea erabiliz simulazioa, sintesia, diseinua eta FPGA silizioa programatu ditzakezu.
- RTL: RTL iturburu-kode osoa lizentzia blokeatuta dago, eta aparte erosi behar da.
Simulazio emaitzak (galdera bat egin)
HDMI RX IP-rako denbora-diagrama honek bideo-datuak eta kontrol-datuen aldiak erakusten ditu.
6-1 irudia. Bideo datuak
Hurrengo diagramak dagokien kontrol-datuen sarreretarako hsync eta vsync irteerak erakusten ditu.
6-2 irudia. Sinkronizazio horizontaleko eta sinkronizazio bertikaleko seinaleak
Hurrengo diagramak EDID zatia erakusten du.
6-3 irudia. EDID seinaleak
Baliabideen erabilera (galdera bat egin)
HDMI RX IP PolarFire® FPGA-n inplementatua dago (MPF300T – 1FCG1152I paketea). Hurrengo taulan erabilitako baliabideak zerrendatzen dira pixel kopurua = 1 pixel denean.
7-1 taula. Baliabideen erabilera 1 pixeleko modurako
| Kolore formatua | Kolore-Sakonera | NARUSATZAILEA | Oihal 4LUT | Ehuna DFF | 4LUT interfazea | Interfazea DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Desgaitu | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Desgaitu | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Desgaitu | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Desgaitu | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Desgaitu | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Desgaitu | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Desgaitu | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Desgaitu | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Desgaitu | 1585 | 1327 | 492 | 492 | 14 | 9 |
Hurrengo taulan 4 pixel direnean erabilitako baliabideak zerrendatzen dira.
7-2 taula. Baliabideen erabilera 4 pixeleko modurako
| Kolore formatua | Kolore-Sakonera | NARUSATZAILEA | Oihal 4LUT | Ehuna DFF | 4LUT interfazea | Interfazea DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Desgaitu | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Desgaitu | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Desgaitu | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Gaitu | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Gaitu | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Gaitu | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Desgaitu | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Desgaitu | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Desgaitu | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Desgaitu | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Hurrengo taulan 4 pixel direnean eta SCRAMBLER gaituta dagoenean erabilitako baliabideak zerrendatzen dira.
7-3 taula. 4 pixel moduko baliabideen erabilera eta SCRAMBLER gaituta dagoenean
| Kolore formatua | Kolore-Sakonera | NARUSATZAILEA | Oihal 4LUT | Ehuna DFF | 4LUT interfazea | Interfazea DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Gaitu | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Gaitu | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Gaitu | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Sistemen Integrazioa (Galdera bat egin)
Atal honek IPa Libero diseinuan nola integratu erakusten du.
Hurrengo taulan PF XCVR, PF TX PLL eta PF CCC-ren konfigurazioak zerrendatzen dira, bereizmen eta bit-zabalera desberdinetarako beharrezkoak direnak.
8-1 taula. PF XCVR, PF TX PLL eta PF CCC konfigurazioak
| Ebazpena | Bit zabalera | PF XCVR konfigurazioa | CDR ERREFERENTZIAKO ERLOJU-PASAK | PF CCC konfigurazioa | |||
| RX Datu-tasa | RX CDR Erreferentziazko Erloju Maiztasuna | RX PCS ehunaren zabalera | Sarrerako maiztasuna | Irteerako maiztasuna | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Samp1. diseinua: Kolorearen sakonera = 8 bitekoa eta Pixel kopurua = 1 pixeleko moduan konfiguratuta dagoenean, hurrengo irudian erakusten da.
8-1 irudia. HDMI RX Samp1. Diseinua
Adibidezample, 8 biteko konfigurazioetan, osagai hauek diseinuaren zati dira:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) TX eta RX full duplex modurako konfiguratuta dago. RX datu-abiadura 1485 Mbps-koa da PMA moduan, datu-zabalera 10 bit-ekoa delarik 1 PXL modurako eta 148.5 MHz-ko CDR erreferentzia-erlojuarekin. TX datu-abiadura 1485 Mbps-koa da PMA moduan, datu-zabalera 10 bit-ekoa delarik eta 4ko erloju-zatiketa-faktorearekin.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK eta LANE3_CDR_REF_CLK PF_XCVR_REF_CLK-tik gidatzen dira AE27 eta AE28 Pad pinen bidez.
- EDID CLK_I pinak 150 MHz-ko erlojuarekin eta CCCrekin kontrolatu beharko luke.
- R_RX_CLK_I, G_RX_CLK_I eta B_RX_CLK_I LANE3_TX_CLK_R, LANE2_TX_CLK_R eta LANE1_TX_CLK_R-k gidatzen dituzte, hurrenez hurren.
- R_RX_VALID_I, G_RX_VALID_I eta B_RX_VALID_I LANE3_RX_VAL, LANE2_RX_VAL eta LANE1_RX_VAL-ek gidatzen dituzte, hurrenez hurren.
- DATA_R_I, DATA_G_I eta DATA_B_I LANE3_RX_DATA, LANE2_RX_DATA eta LANE1_RX_DATA-k kontrolatzen dituzte, hurrenez hurren.
HDMI RX Samp2. diseinua: Kolorearen sakonera = 8 bitekoa eta Pixel kopurua = 4 pixeleko moduan konfiguratuta dagoenean, hurrengo irudian erakusten da.
8-2 irudia. HDMI RX Samp2. Diseinua
Adibidezample, 8 biteko konfigurazioetan, osagai hauek diseinuaren zati dira:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) TX eta RX full duplex modurako konfiguratuta dago. RX datu-abiadura 1485 Mbps-koa da PMA moduan, datu-zabalera 40 bit-ekoa delarik 4 PXL modurako eta 148.5 MHz-ko CDR erreferentzia-erlojuarekin. TX datu-abiadura 1485 Mbps-koa da PMA moduan, datu-zabalera 40 bit-ekoa delarik eta 4ko erloju-zatiketa-faktorearekin.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK eta LANE3_CDR_REF_CLK PF_XCVR_REF_CLK-tik gidatzen dira AE27 eta AE28 Pad pinen bidez.
- EDID CLK_I pinak 150 MHz-ko erlojuarekin eta CCCrekin kontrolatu beharko luke.
- R_RX_CLK_I, G_RX_CLK_I eta B_RX_CLK_I LANE3_TX_CLK_R, LANE2_TX_CLK_R eta LANE1_TX_CLK_R-k gidatzen dituzte, hurrenez hurren.
- R_RX_VALID_I, G_RX_VALID_I eta B_RX_VALID_I LANE3_RX_VAL, LANE2_RX_VAL eta LANE1_RX_VAL-ek gidatzen dituzte, hurrenez hurren.
- DATA_R_I, DATA_G_I eta DATA_B_I LANE3_RX_DATA, LANE2_RX_DATA eta LANE1_RX_DATA-k kontrolatzen dituzte, hurrenez hurren.
HDMI RX Samp3. diseinua: Kolorearen sakonera = 8 bitekoa eta Pixel kopurua = 4 pixeleko moduan eta SCRAMBLER = Gaituta konfiguratuta daudenean, hurrengo irudian erakusten da.
8-3 irudia. HDMI RX Samp3. Diseinua
Adibidezample, 8 biteko konfigurazioetan, osagai hauek diseinuaren zati dira:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) TX eta RX modu independenterako konfiguratuta dago. RX datu-tasa 5940 Mbps-koa da PMA moduan, datu-zabalera 40 bit-ekoa delarik 4 PXL modurako eta 148.5 MHz-ko CDR erreferentzia-erlojurako. TX datu-tasa 5940 Mbps-koa da PMA moduan, datu-zabalera 40 bit-ekoa delarik eta 4ko erloju-zatiketa-faktorearekin.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK eta LANE3_CDR_REF_CLK PF_XCVR_REF_CLK-tik gidatzen dira AF29 eta AF30 Pad pinen bidez.
- EDID CLK_I pinak 150 MHz-ko erlojua CCCrekin kontrolatu beharko luke.
- R_RX_CLK_I, G_RX_CLK_I eta B_RX_CLK_I LANE3_TX_CLK_R, LANE2_TX_CLK_R eta LANE1_TX_CLK_R-k gidatzen dituzte, hurrenez hurren.
- R_RX_VALID_I, G_RX_VALID_I eta B_RX_VALID_I LANE3_RX_VAL, LANE2_RX_VAL eta LANE1_RX_VAL-ek gidatzen dituzte, hurrenez hurren.
- DATA_R_I, DATA_G_I eta DATA_B_I LANE3_RX_DATA, LANE2_RX_DATA eta LANE1_RX_DATA-k kontrolatzen dituzte, hurrenez hurren.
HDMI RX Samp4. diseinua: Kolorearen sakonera = 12 bitekoa eta Pixel kopurua = 4 pixeleko moduan eta SCRAMBLER = Gaituta konfiguratuta daudenean, hurrengo irudian erakusten da.
8-4 irudia. HDMI RX Samp4. Diseinua
Adibidezample, 12 biteko konfigurazioetan, osagai hauek diseinuaren zati dira:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) RX Only moduan konfiguratuta dago. RX datu-tasa 4455 Mbps-koa da PMA moduan, datu-zabalera 40 bit-ekoa delarik 4 PXL modurako eta 148.5 MHz-ko CDR erreferentzia-erlojuarekin.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK eta LANE3_CDR_REF_CLK PF_XCVR_REF_CLK-tik gidatzen dira AF29 eta AF30 Pad pinen bidez.
- EDID CLK_I pinak 150 MHz-ko erlojua CCCrekin kontrolatu beharko luke.
- R_RX_CLK_I, G_RX_CLK_I eta B_RX_CLK_I LANE3_TX_CLK_R, LANE2_TX_CLK_R eta LANE1_TX_CLK_R-k gidatzen dituzte, hurrenez hurren.
- R_RX_VALID_I, G_RX_VALID_I eta B_RX_VALID_I LANE3_RX_VAL, LANE2_RX_VAL eta LANE1_RX_VAL-ek gidatzen dituzte, hurrenez hurren.
- DATA_R_I, DATA_G_I eta DATA_B_I LANE3_RX_DATA, LANE2_RX_DATA eta LANE1_RX_DATA-k kontrolatzen dituzte, hurrenez hurren.
- PF_CCC_C0 moduluak OUT0_FABCLK_0 izeneko erloju bat sortzen du, 74.25 MHz-ko maiztasuna duena, 111.375 MHz-ko sarrera-erloju batetik eratorria, eta LANE1_RX_CLK_R-k kontrolatzen duena.
HDMI RX Samp5. diseinua: Kolorearen sakonera = 8 biteko konfigurazioan, Pixel kopurua = 4 Pixel modua eta SCRAMBLER = Gaituta daudenean, hurrengo irudian ageri da. Diseinu hau DRI-rekin datu-abiadura dinamikoa da.
8-5 irudia. HDMI RX Samp5. Diseinua
Adibidezample, 8 biteko konfigurazioetan, osagai hauek diseinuaren zati dira:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) RX Only moduan konfiguratuta dago, birkonfigurazio dinamikoaren interfazea gaituta duela. RX datu-tasa 5940 Mbps-koa da PMA moduan, datu-zabalera 40 bit-ekoa delarik 4 PXL modurako eta 148.5 MHz-ko CDR erreferentzia-erlojuarekin.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK eta LANE3_CDR_REF_CLK PF_XCVR_REF_CLK-tik gidatzen dira AF29 eta AF30 Pad pinen bidez.
- EDID CLK_I pinak 150 MHz-ko erlojua CCCrekin kontrolatu beharko luke.
- R_RX_CLK_I, G_RX_CLK_I eta B_RX_CLK_I LANE3_TX_CLK_R, LANE2_TX_CLK_R eta LANE1_TX_CLK_R-k gidatzen dituzte, hurrenez hurren.
- R_RX_VALID_I, G_RX_VALID_I eta B_RX_VALID_I LANE3_RX_VAL, LANE2_RX_VAL eta LANE1_RX_VAL-ek gidatzen dituzte, hurrenez hurren.
- DATA_R_I, DATA_G_I eta DATA_B_I LANE3_RX_DATA, LANE2_RX_DATA eta LANE1_RX_DATA-k kontrolatzen dituzte, hurrenez hurren.
Berrikuspen historia (galdera bat egin)
Berrikuspen-historiak dokumentuan ezarri ziren aldaketak deskribatzen ditu. Aldaketak berrikuspenen arabera zerrendatzen dira, argitalpen berrienetik hasita.
9-1 taula. Berrikuspen historia
| Berrikuspena | Data | Deskribapena |
| D | 02/2025 | Hona hemen dokumentuaren C berrikuspenean egindako aldaketen zerrenda:
|
| C | 02/2023 | Hona hemen dokumentuaren C berrikuspenean egindako aldaketen zerrenda:
|
| B | 09/2022 | Honako hau da dokumentuaren B berrikuspenean egindako aldaketen zerrenda:
|
| A | 04/2022 | Honako hau da dokumentuaren A berrikuspenean egindako aldaketen zerrenda:
|
| 2.0 | — | Jarraian, berrikuspen honetan egindako aldaketen laburpena da.
|
| 1.0 | 08/2021 | Hasierako Berrikuspena. |
Microchip FPGA euskarria
Microchip FPGA produktuen taldeak bere produktuak babesten ditu hainbat laguntza-zerbitzurekin, besteak beste, Bezeroarentzako Zerbitzua, Bezeroentzako Laguntza Zentroa, webgunea eta mundu osoko salmenta bulegoak. Bezeroei Microchip lineako baliabideak bisitatzea gomendatzen zaie laguntza-zerbitzuarekin harremanetan jarri aurretik, oso litekeena baita haien kontsultak jada erantzunak izatea. Jarri harremanetan Laguntza Teknikoko Zentroaren bidez webgunean www.microchip.com/support. Aipatu FPGA Gailuaren Parte-zenbakia, hautatu kasu-kategoria egokia eta kargatu diseinua files laguntza teknikoaren kasua sortzen ari den bitartean. Jarri harremanetan Bezeroarentzako Zerbitzuarekin produktuen laguntza ez-teknikoa lortzeko, hala nola produktuen prezioak, produktuen bertsio-berritzeak, eguneratze-informazioa, eskaeraren egoera eta baimena lortzeko.
- Ipar Amerikatik, deitu 800.262.1060 telefonora
- Mundutik, deitu 650.318.4460 telefonora
- Faxa, munduko edozein lekutatik, 650.318.8044
Mikrotxiparen informazioa
Markak
"Microchip" izena eta logotipoa, "M" logotipoa eta beste izen, logotipo eta marka batzuk Microchip Technology Incorporated-en edo bere afiliatuen eta/edo filialen marka komertzialak dira Estatu Batuetan eta/edo beste herrialde batzuetan ("Microchip Markak”). Mikrotxiparen markei buruzko informazioa hemen aurki daiteke https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Lege Oharra
Argitalpen hau eta hemen dagoen informazioa Microchip produktuekin soilik erabil daitezke, besteak beste, Microchip produktuak zure aplikazioarekin diseinatzeko, probatzeko eta integratzeko. Informazio hau beste modu batean erabiltzeak baldintza hauek urratzen ditu. Gailuko aplikazioei buruzko informazioa zure erosotasunerako soilik eskaintzen da eta eguneratzeek ordezkatu dezakete. Zure erantzukizuna da zure aplikazioa zure zehaztapenekin betetzen dela ziurtatzea. Jarri harremanetan zure tokiko Microchip salmenta-bulegoarekin laguntza gehigarrirako edo eskuratu laguntza gehigarria helbide honetan www.microchip.com/en-us/support/design-help/client-support-services.
INFORMAZIO HAU MIKROCHIPAK EMATEN DIO “BELEAN”. MICROCHIP-ek EZ DU INOLAKO ADIERAZPEN EDO BERMErik EGITEN, EZ ADIERAZPENA, EZ INPLIZITA, IDATZI EZ AHOZ, LEGEZKO EDO BESTELAK, INFORMAZIOAREKIN LOTUTA, URRATZE-, MERKATARITZA-, MERKATARITZA-, ERABILGARRITASUNAREN, URRATZEAREN, MERKATARITZAREN, ARDURAGARRITASUNAREN BERME INPLIZITURIK EZ DUEN BERME. BERE EGOERA, KALITATE EDO ERRENDIMENDUAREKIN LOTUTAKO BERMEAK.
MICROCHIP EZ DA INOLA EZ DAGO INFORMAZIOAREKIN EDO ERABILERAREKIN LOTUTAKO ZEHARK, BEREZI, ZIGOR, BEHARREZKO, EDO ONDORIOZKO GALERA, KALTE, KOSTO EDO GASTUEN Erantzule izango AUKERA EDO KALTEAK AURRE DIRA. LEGEAK ONARTZEN DUEN MEURRI OSOENEAN, MICROCHIPek INFORMAZIOAREKIN EDO ERABILERARI DAGOKIONEZ DAGOKIONEZKO ERREKLAMAZIO GUZTIEN ERANTZUKIZUN GUZTIRA EZ DA GAINDIKO TASAREN ZENBATEKOA, HORRELA BADA, INFORMAZIOA ZUZENEAN ORDAINDU ZUEN MICROCHIPARI.
Microchip gailuak bizi-euskarri eta/edo segurtasun-aplikazioetan erabiltzea eroslearen arriskuan dago erabat, eta erosleak onartzen du Microchip-a babestu, indemnizatu eta kalterik gabe uztea erabilera horren ondoriozko edozein kalte, erreklamazio, auzi edo gastuetatik. Ez da lizentziarik ematen, inplizituki edo bestela, Microchip-en jabetza intelektualeko eskubideen arabera, kontrakoa adierazten ez bada.
Mikrotxip gailuen kodea babesteko eginbidea
Kontuan izan Microchip produktuen kodea babesteko funtzioaren xehetasun hauek:
- Mikrotxiparen produktuek beren Mikrotxiparen datu-orrian jasotako zehaztapenak betetzen dituzte.
- Microchip-ek uste du bere produktuen familia segurua dela aurreikusitako moduan erabiltzen denean, funtzionamendu-zehaztapenen barruan eta baldintza normaletan.
- Mikrotxipak bere jabetza intelektualaren eskubideak baloratzen ditu eta modu oldarkorrean babesten ditu. Microchip produktuen kodea babesteko eginbideak hausten saiatzeak erabat debekatuta daude eta Digital Millennium Copyright Acta urratu dezakete.
- Ez Microchip-ek ez beste edozein erdieroale fabrikatzaileek ezin dute bermatu bere kodearen segurtasuna. Kodeen babesak ez du esan nahi produktua "haustezina" denik bermatzen dugunik. Kodeen babesa etengabe garatzen ari da. Microchip-ek gure produktuen kodea babesteko funtzioak etengabe hobetzeko konpromisoa hartzen du.
© 2025 Microchip Technology Inc. eta bere filialak
Ohiko galderak
- G: Nola eguneratu dezaket HDMI RX IP nukleoa?
A: IP nukleoa Libero SoC softwarearen bidez egunera daiteke edo eskuz deskargatu katalogotik. Libero SoC softwarearen IP katalogoan instalatu ondoren, SmartDesign-en barruan konfiguratu, sortu eta instantziatu daiteke proiektuan sartzeko.
Dokumentuak / Baliabideak
 |
MICROCHIP PolarFire FPGA Definizio Handiko Multimedia Interfaze HDMI Hartzailea [pdfErabiltzailearen gida PolarFire FPGA, PolarFire FPGA Definizio Handiko Multimedia Interfaze HDMI Hargailua, Definizio Handiko Multimedia Interfaze HDMI Hargailua, Multimedia Interfaze HDMI Hargailua, Interfaze HDMI Hargailua, HDMI Hargailua |
