Приймач HDMI з мультимедійним інтерфейсом високої чіткості MICROCHIP PolarFire FPGA
Вступ (поставте запитання)
IP-приймач мультимедійного інтерфейсу високої чіткості (HDMI) Microchip підтримує прийом відеоданих і пакетних аудіоданих, як описано в специфікації стандарту HDMI. HDMI RX IP спеціально розроблено для пристроїв PolarFire® FPGA і систем на кристалі (SoC) FPGA, які підтримують HDMI 2.0 для роздільної здатності до 1920 × 1080 при 60 Гц в режимі одного пікселя та до 3840 × 2160 при 60 Гц у режимі чотирьох пікселів. RX IP підтримує Hot Plug Detect (HPD) для моніторингу ввімкнення та вимкнення живлення, а також подій відключення або підключення, щоб вказати зв’язок між джерелом HDMI і приймачем HDMI.
Джерело HDMI використовує канал даних відображення (DDC) для зчитування даних розширеної ідентифікації дисплея (EDID) для виявлення конфігурації та/або можливостей приймача. HDMI RX IP має попередньо запрограмований EDID, який джерело HDMI може зчитувати через стандартний канал I2C. Приймачі пристроїв PolarFire FPGA та PolarFire SoC FPGA використовуються разом із RX IP для десеріалізації послідовних даних у 10-бітні дані. Канали даних у HDMI можуть мати значний перекіс між собою. HDMI RX IP усуває перекос між каналами даних за допомогою FIFO (First In First Out). Цей IP перетворює дані мінімізації диференційних сигналів переходу (TMDS), отримані від джерела HDMI через трансивер, у 24-розрядні піксельні дані RGB, 24-розрядні аудіодані та сигнали керування. Чотири стандартні маркери керування, визначені в протоколі HDMI, використовуються для фазового вирівнювання даних під час десеріалізації.
Резюме
У наведеній нижче таблиці наведено підсумкові характеристики HDMI RX IP.
Таблиця 1. IP-характеристики HDMI RX
| Основна версія | Цей посібник користувача підтримує HDMI RX IP v5.4. |
| Підтримувані сімейства пристроїв |
|
| Підтримуваний поток інструментів | Потрібен Libero® SoC версії 12.0 або новішої версії. |
| Підтримувані інтерфейси | HDMI RX IP підтримує такі інтерфейси:
|
| Ліцензування | HDMI RX IP надається з такими двома варіантами ліцензії:
|
особливості
HDMI RX IP має такі функції:
- Сумісний з HDMI 2.0
- Підтримує глибину кольору 8, 10, 12 і 16 біт
- Підтримує такі кольорові формати, як RGB, YUV 4:2:2 і YUV 4:4:4
- Підтримує один або чотири пікселі за такт
- Підтримує роздільну здатність до 1920 × 1080 при 60 Гц в режимі One Pixel і до 3840 × 2160 при 60 Гц у режимі чотирьох пікселів.
- Виявляє Hot-Plug
- Підтримує схему декодування – TMDS
- Підтримує вхід DVI
- Підтримує Display Data Channel (DDC) і Enhanced Display Data Channel (E-DDC)
- Підтримує Native та AXI4 Stream Video Interface для передачі відеоданих
- Підтримує Native та AXI4 Stream Audio Interface для передачі аудіоданих
Непідтримувані функції
Нижче наведено непідтримувані функції HDMI RX IP:
- Формат кольорів 4:2:0 не підтримується.
- Розширений динамічний діапазон (HDR) і захист широкосмугового цифрового вмісту (HDCP) не підтримуються.
- Змінна частота оновлення (VRR) і автоматичний режим низької затримки (ALLM) не підтримуються.
- Параметри горизонтальної синхронізації, які не діляться на чотири в режимі чотирьох пікселів, не підтримуються.
Інструкції з монтажу
IP-ядро має бути встановлено в IP-каталог програмного забезпечення Libero® SoC автоматично за допомогою функції оновлення IP-каталогу в програмному забезпеченні Libero SoC або завантажується вручну з каталогу. Після встановлення IP-ядра в IP-каталог програмного забезпечення Libero SoC воно налаштовується, генерується та створюється в Smart Design для включення в проект Libero.
Перевірені вихідні пристрої (поставте запитання)
У наведеній нижче таблиці наведено перевірені вихідні пристрої.
Таблиця 1-1. Перевірені джерела пристроїв
| Пристрої | Піксельний режим | Перевірені резолюції | Глибина кольору (біт) | Кольоровий режим | Аудіо |
| аналізатор HDMI quantumdata™ M41h | 1 | 720P 30 FPS, 720P 60 FPS і 1080P 60 FPS | 8 | RGB, YUV444 і YUV422 | так |
| 1080P 30 FPS | 8, 10, 12 і 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS і 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 та 16 роки | ||||
| 4K 30 FPS | 8, 10, 12 і 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | так |
| 4 | 1080P 60 FPS і 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | так |
| 4 | 4K 30 FPS і 4K 60 FPS | ||||
| Тестер HDMI® Astro VA-1844A | 1 | 720P 30 FPS, 720P 60 FPS і 1080P 60 FPS | 8 | RGB, YUV444 і YUV422 | так |
| 1080P 30 FPS | 8, 10, 12 і 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS і 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 та 16 роки | ||||
| Комплект NVIDIA® Jetson AGX Orin 32 ГБ H01 | 1 | 1080P 30 FPS | 8 | RGB | немає |
| 4 | 4K 60 FPS |
Конфігурація IP HDMI RX (поставте запитання)
Цей розділ забезпечує оверview інтерфейсу HDMI RX IP Configurator та його компонентів. IP-конфігуратор HDMI RX надає графічний інтерфейс для налаштування ядра HDMI RX. Цей конфігуратор дозволяє користувачеві вибирати такі параметри, як кількість пікселів, кількість аудіоканалів, відеоінтерфейс, аудіоінтерфейс, SCRAMBLER, глибина кольору, формат кольору, тестовий стенд і ліцензія. Інтерфейс конфігуратора включає спадні меню та параметри для налаштування параметрів. Ключові конфігурації описані в таблиці 4-1. На наступному малюнку наведено деталі view інтерфейсу HDMI RX IP Configurator.
Малюнок 2-1. IP-конфігуратор HDMI RX
Інтерфейс також містить кнопки OK і Cancel для підтвердження або скасування конфігурацій.
Апаратна реалізація (поставте запитання)
На наступних малюнках описано IP-інтерфейс HDMI RX із трансивером (XCVR).
Малюнок 3-1. Блок-схема HDMI RX
Малюнок 3-2. Детальна блок-схема приймача
HDMI RX складається з трьох елементівtages:
- Фазовий вирівнювач вирівнює паралельні дані щодо меж керуючого маркера за допомогою бітового ковзання трансивера.
- Декодер TMDS перетворює 10-бітні закодовані дані у 8-бітові піксельні відеодані, 4-бітові пакетні аудіодані та 2-бітові сигнали керування.
- FIFO усуває перекіс між годинниками доріжок R, G і B.
Вирівнювання фаз (поставте запитання)
10-бітні паралельні дані з XCVR не завжди вирівнюються щодо меж слів, закодованих TMDS. Щоб декодувати дані, паралельні дані потрібно зсунути за бітами та вирівняти. Вирівнювач фази вирівнює вхідні паралельні дані за межами слів за допомогою функції зміщення бітів у XCVR. XCVR у режимі визначення роздільної здатності на моніторі (PMA) дозволяє використовувати функцію ковзання бітів, коли він регулює вирівнювання 10-бітного десеріалізованого слова на 1 біт. Кожного разу, після коригування 10-бітового слова на позицію ковзання в 1 біт, воно порівнюється з будь-яким із чотирьох керуючих маркерів протоколу HDMI, щоб зафіксувати позицію протягом контрольного періоду. 10-бітне слово правильно вирівняно і вважається дійсним протягом наступних секундtagес. Кожен колірний канал має власний фазовий вирівнювач, декодер TMDS починає декодування лише тоді, коли всі фазові вирівнювачі заблоковані для виправлення меж слів.
Декодер TMDS (поставте запитання)
Декодер TMDS декодує 10-бітні десеріалізовані з трансивера у 8-бітові піксельні дані під час періоду відео. HSYNC, VSYNC і ЗАГОЛОВОК ПАКЕТУ генеруються протягом контрольного періоду з 10-бітних даних синього каналу. Пакетні аудіодані декодуються в каналах R і G по чотири біти кожен. Декодер TMDS кожного каналу працює на власному годиннику. Отже, він може мати певний перекіс між каналами.
Усунення перекосу між каналами (поставте запитання)
Логіка усунення перекосу на основі FIFO використовується для усунення перекосу між каналами. Кожен канал отримує дійсний сигнал від блоків вирівнювання фази, щоб вказати, чи дійсні вхідні 10-бітні дані від вирівнювача фази. Якщо всі канали дійсні (досягнуто фазового вирівнювання), модуль FIFO починає передачу даних через модуль FIFO за допомогою сигналів дозволу читання та запису (безперервний запис і зчитування). Коли керуючий маркер виявляється в будь-якому з вихідних сигналів FIFO, потік зчитування призупиняється, і генерується сигнал виявлення маркера, який вказує на надходження певного маркера у відеопотік. Потік зчитування відновлюється лише тоді, коли цей маркер надійде на всі три канали. В результаті усувається відповідний перекіс. FIFO з двома синхронізаторами синхронізують усі три потоки даних із годинником синього каналу, щоб усунути відповідний перекіс. На наступному малюнку описано метод усунення перекосів між каналами.
Малюнок 3-3. Від каналу до каналу
DDC (Поставте запитання)
DDC — це канал зв'язку, заснований на специфікації шини I2C. Джерело використовує команди I2C для читання інформації з E-EDID приймача з адресою підпорядкованого. HDMI RX IP використовує попередньо визначений EDID із кількома роздільними здатностями, підтримує роздільну здатність до 1920 × 1080 при 60 Гц у режимі One Pixel і до 3840 × 2160 при 60 Гц у режимі чотирьох пікселів.
EDID представляє відображувану назву як дисплей Microchip HDMI.
Параметри HDMI RX і сигнали інтерфейсу (поставте запитання)
У цьому розділі розглядаються параметри конфігуратора графічного інтерфейсу HDMI RX і сигнали введення/виведення.
Параметри конфігурації (задати питання)
У таблиці нижче наведено параметри конфігурації в HDMI RX IP.
Таблиця 4-1. Параметри конфігурації
| Назва параметра | опис |
| Кольоровий формат | Визначає колірний простір. Підтримує наступні формати кольорів:
|
| Глибина кольору | Визначає кількість бітів на компонент кольору. Підтримує 8, 10, 12 і 16 біт на компонент. |
| Кількість пікселів | Вказує кількість пікселів на один тактовий сигнал:
|
| СКРЕМБЛЕР | Підтримка роздільної здатності 4K при 60 кадрах в секунду:
|
| Кількість аудіоканалів | Підтримує кількість аудіоканалів:
|
| Відеоінтерфейс | Рідний і AXI потік |
| Аудіоінтерфейс | Рідний і AXI потік |
| Випробувальний стенд | Дозволяє вибрати середовище тестового стенду. Підтримує наступні параметри тестового стенду:
|
| Ліцензія | Визначає тип ліцензії. Надає такі два варіанти ліцензії:
|
Порти (поставте запитання)
У наведеній нижче таблиці перелічено вхідні та вихідні порти HDMI RX IP для рідного інтерфейсу, коли формат кольору RGB.
Таблиця 4-2. Вхід і вихід для рідного інтерфейсу
| Назва сигналу | Напрямок | Ширина (біт) | опис |
| RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання |
| R_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу «R» від XCVR |
| G_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу “G” від XCVR |
| B_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу «B» від XCVR |
| EDID_RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання edid |
| R_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних “R” каналу |
| G_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних каналу “G”. |
| B_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних каналу «B». |
| Назва сигналу | Напрямок | Ширина (біт) | опис |
| DATA_R_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані “R” каналу від XCVR |
| DATA_G_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано дані паралельного каналу “G” від XCVR |
| DATA_B_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано дані паралельного каналу “B” від XCVR |
| SCL_I | Введення | 1 | Послідовний вхід годинника I2C для DDC |
| HPD_I | Введення | 1 | Виявлення гарячого підключення вхідного сигналу. Джерело підключено до приймача Сигнал HPD має бути високим. |
| ПДР_І | Введення | 1 | Послідовний вхід даних I2C для DDC |
| EDID_CLK_I | Введення | 1 | Системний годинник для модуля I2C |
| BIT_SLIP_R_O | Вихід | 1 | Сигнал ковзання бітів до каналу «R» трансивера |
| BIT_SLIP_G_O | Вихід | 1 | Сигнал ковзання бітів до каналу “G” трансивера |
| BIT_SLIP_B_O | Вихід | 1 | Сигнал ковзання бітів до каналу «B» трансивера |
| VIDEO_DATA_VALID_O | Вихід | 1 | Дійсний вихід відеоданих |
| AUDIO_DATA_VALID_O | Вихід | 1 | Правильний вихід аудіоданих |
| H_SYNC_O | Вихід | 1 | Імпульс горизонтальної синхронізації |
| V_SYNC_O | Вихід | 1 | Імпульс активної вертикальної синхронізації |
| R_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Декодовані дані «R». |
| G_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Розшифровані дані «G». |
| B_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Розшифровані дані «B». |
| ПДР_О | Вихід | 1 | Послідовний вихід даних I2C для DDC |
| HPD_O | Вихід | 1 | Гаряче підключення виявляє вихідний сигнал |
| ACR_CTS_O | Вихід | 20 | Час циклу регенерації звукового годинникаamp значення |
| ACR_N_O | Вихід | 20 | Параметр значення регенерації аудіосинхронізації (N). |
| ACR_VALID_O | Вихід | 1 | Дійсний сигнал регенерації звукового годинника |
| AUDIO_SAMPLE_CH1_O | Вихід | 24 | Канал 1 аудіо sample дані |
| AUDIO_SAMPLE_CH2_O | Вихід | 24 | Канал 2 аудіо sample дані |
| AUDIO_SAMPLE_CH3_O | Вихід | 24 | Канал 3 аудіо sample дані |
| AUDIO_SAMPLE_CH4_O | Вихід | 24 | Канал 4 аудіо sample дані |
| AUDIO_SAMPLE_CH5_O | Вихід | 24 | Канал 5 аудіо sample дані |
| AUDIO_SAMPLE_CH6_O | Вихід | 24 | Канал 6 аудіо sample дані |
| AUDIO_SAMPLE_CH7_O | Вихід | 24 | Канал 7 аудіо sample дані |
| AUDIO_SAMPLE_CH8_O | Вихід | 24 | Канал 8 аудіо sample дані |
| HDMI_DVI_MODE_O | Вихід | 1 | Нижче наведено два режими:
|
У наступній таблиці описано вхідні та вихідні порти HDMI RX IP для інтерфейсу потокового відео AXI4.
Таблиця 4-3. Вхідні та вихідні порти для інтерфейсу потокового відео AXI4
| Назва порту | Напрямок | Ширина (біт) | опис |
| TDATA_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору ✕ 3 біти | Вихід відеоданих [R, G, B] |
| TVALID_O | Вихід | 1 | Вихідне відео дійсне |
| Назва порту | Напрямок | Ширина (біт) | опис |
| TLAST_O | Вихід | 1 | Вихідний сигнал кінця кадру |
| TUSER_O | Вихід | 3 |
|
| ЦТРБ_О | Вихід | 3 | Вихідний строб даних відео |
| TKEEP_O | Вихід | 3 | Зберігати вихідні відеодані |
У наступній таблиці описано вхідні та вихідні порти HDMI RX IP для інтерфейсу потокового аудіо AXI4.
Таблиця 4-4. Вхідні та вихідні порти для потокового аудіоінтерфейсу AXI4
| Назва порту | Напрямок | Ширина (біт) | опис |
| AUDIO_TDATA_O | Вихід | 24 | Виведення аудіоданих |
| AUDIO_TID_O | Вихід | 3 | Вихідний аудіоканал |
| AUDIO_TVALID_O | Вихід | 1 | Вихідний звуковий сигнал |
У наведеній нижче таблиці перелічено вхідні та вихідні порти HDMI RX IP для рідного інтерфейсу, коли для формату кольору встановлено YUV444.
Таблиця 4-5. Вхід і вихід для рідного інтерфейсу
| Назва порту | Напрямок | Ширина (біт) | опис |
| RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання |
| LANE3_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу Lane 3 від XCVR |
| LANE2_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу Lane 2 від XCVR |
| LANE1_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу Lane 1 від XCVR |
| EDID_RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання edid |
| LANE3_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних смуги 3 |
| LANE2_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних смуги 2 |
| LANE1_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних смуги 1 |
| DATA_LANE3_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані доріжки 3 від XCVR |
| DATA_LANE2_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані доріжки 2 від XCVR |
| DATA_LANE1_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані доріжки 1 від XCVR |
| SCL_I | Введення | 1 | Послідовний вхід годинника I2C для DDC |
| HPD_I | Введення | 1 | Виявлення гарячого підключення вхідного сигналу. Джерело підключено до приймача Сигнал HPD має бути високим. |
| ПДР_І | Введення | 1 | Послідовний вхід даних I2C для DDC |
| EDID_CLK_I | Введення | 1 | Системний годинник для модуля I2C |
| BIT_SLIP_LANE3_O | Вихід | 1 | Сигнал із ковзанням бітів до смуги 3 трансивера |
| BIT_SLIP_LANE2_O | Вихід | 1 | Сигнал із ковзанням бітів до смуги 2 трансивера |
| BIT_SLIP_LANE1_O | Вихід | 1 | Сигнал із ковзанням бітів до смуги 1 трансивера |
| VIDEO_DATA_VALID_O | Вихід | 1 | Дійсний вихід відеоданих |
| AUDIO_DATA_VALID_O | Вихід | 1 | Правильний вихід аудіоданих |
| H_SYNC_O | Вихід | 1 | Імпульс горизонтальної синхронізації |
| V_SYNC_O | Вихід | 1 | Імпульс активної вертикальної синхронізації |
| Назва порту | Напрямок | Ширина (біт) | опис |
| Y_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Декодовані дані «Y». |
| Cb_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Декодовані дані “Cb”. |
| Cr_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Розшифровані дані «Cr». |
| ПДР_О | Вихід | 1 | Послідовний вихід даних I2C для DDC |
| HPD_O | Вихід | 1 | Гаряче підключення виявляє вихідний сигнал |
| ACR_CTS_O | Вихід | 20 | Час циклу регенерації звукового годинникаamp значення |
| ACR_N_O | Вихід | 20 | Параметр значення регенерації аудіосинхронізації (N). |
| ACR_VALID_O | Вихід | 1 | Дійсний сигнал регенерації звукового годинника |
| AUDIO_SAMPLE_CH1_O | Вихід | 24 | Канал 1 аудіо sample дані |
| AUDIO_SAMPLE_CH2_O | Вихід | 24 | Канал 2 аудіо sample дані |
| AUDIO_SAMPLE_CH3_O | Вихід | 24 | Канал 3 аудіо sample дані |
| AUDIO_SAMPLE_CH4_O | Вихід | 24 | Канал 4 аудіо sample дані |
| AUDIO_SAMPLE_CH5_O | Вихід | 24 | Канал 5 аудіо sample дані |
| AUDIO_SAMPLE_CH6_O | Вихід | 24 | Канал 6 аудіо sample дані |
| AUDIO_SAMPLE_CH7_O | Вихід | 24 | Канал 7 аудіо sample дані |
| AUDIO_SAMPLE_CH8_O | Вихід | 24 | Канал 8 аудіо sample дані |
У наведеній нижче таблиці перелічено вхідні та вихідні порти HDMI RX IP для рідного інтерфейсу, коли для формату кольору встановлено YUV422.
Таблиця 4-6. Вхід і вихід для рідного інтерфейсу
| Назва порту | Напрямок | Ширина (біт) | опис |
| RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання |
| LANE3_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу Lane 3 від XCVR |
| LANE2_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу Lane 2 від XCVR |
| LANE1_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу Lane 1 від XCVR |
| EDID_RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання edid |
| LANE3_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних смуги 3 |
| LANE2_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних смуги 2 |
| LANE1_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних смуги 1 |
| DATA_LANE3_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані доріжки 3 від XCVR |
| DATA_LANE2_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані доріжки 2 від XCVR |
| DATA_LANE1_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані доріжки 1 від XCVR |
| SCL_I | Введення | 1 | Послідовний вхід годинника I2C для DDC |
| HPD_I | Введення | 1 | Виявлення гарячого підключення вхідного сигналу. Джерело підключено до приймача Сигнал HPD має бути високим. |
| ПДР_І | Введення | 1 | Послідовний вхід даних I2C для DDC |
| EDID_CLK_I | Введення | 1 | Системний годинник для модуля I2C |
| BIT_SLIP_LANE3_O | Вихід | 1 | Сигнал із ковзанням бітів до смуги 3 трансивера |
| BIT_SLIP_LANE2_O | Вихід | 1 | Сигнал із ковзанням бітів до смуги 2 трансивера |
| BIT_SLIP_LANE1_O | Вихід | 1 | Сигнал із ковзанням бітів до смуги 1 трансивера |
| VIDEO_DATA_VALID_O | Вихід | 1 | Дійсний вихід відеоданих |
| Назва порту | Напрямок | Ширина (біт) | опис |
| AUDIO_DATA_VALID_O | Вихід | 1 | Правильний вихід аудіоданих |
| H_SYNC_O | Вихід | 1 | Імпульс горизонтальної синхронізації |
| V_SYNC_O | Вихід | 1 | Імпульс активної вертикальної синхронізації |
| Y_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Декодовані дані «Y». |
| C_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Декодовані дані «C». |
| ПДР_О | Вихід | 1 | Послідовний вихід даних I2C для DDC |
| HPD_O | Вихід | 1 | Гаряче підключення виявляє вихідний сигнал |
| ACR_CTS_O | Вихід | 20 | Час циклу регенерації звукового годинникаamp значення |
| ACR_N_O | Вихід | 20 | Параметр значення регенерації аудіосинхронізації (N). |
| ACR_VALID_O | Вихід | 1 | Дійсний сигнал регенерації звукового годинника |
| AUDIO_SAMPLE_CH1_O | Вихід | 24 | Канал 1 аудіо sample дані |
| AUDIO_SAMPLE_CH2_O | Вихід | 24 | Канал 2 аудіо sample дані |
| AUDIO_SAMPLE_CH3_O | Вихід | 24 | Канал 3 аудіо sample дані |
| AUDIO_SAMPLE_CH4_O | Вихід | 24 | Канал 4 аудіо sample дані |
| AUDIO_SAMPLE_CH5_O | Вихід | 24 | Канал 5 аудіо sample дані |
| AUDIO_SAMPLE_CH6_O | Вихід | 24 | Канал 6 аудіо sample дані |
| AUDIO_SAMPLE_CH7_O | Вихід | 24 | Канал 7 аудіо sample дані |
| AUDIO_SAMPLE_CH8_O | Вихід | 24 | Канал 8 аудіо sample дані |
У наведеній нижче таблиці наведено вхідні та вихідні порти HDMI RX IP для рідного інтерфейсу, коли SCRAMBLER увімкнено.
Таблиця 4-7. Вхід і вихід для рідного інтерфейсу
| Назва порту | Напрямок | Ширина (біт) | опис |
| RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання |
| R_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу «R» від XCVR |
| G_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу “G” від XCVR |
| B_RX_CLK_I | Введення | 1 | Паралельний годинник для каналу «B» від XCVR |
| EDID_RESET_N_I | Введення | 1 | Активний низький асинхронний сигнал скидання edid |
| HDMI_CABLE_CLK_I | Введення | 1 | Кабель годинник від джерела HDMI |
| R_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних “R” каналу |
| G_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних каналу “G”. |
| B_RX_VALID_I | Введення | 1 | Дійсний сигнал від XCVR для паралельних даних каналу «B». |
| DATA_R_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано паралельні дані “R” каналу від XCVR |
| DATA_G_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано дані паралельного каналу “G” від XCVR |
| DATA_B_I | Введення | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ 10 біт | Отримано дані паралельного каналу “B” від XCVR |
| SCL_I | Введення | 1 | Послідовний вхід годинника I2C для DDC |
| HPD_I | Введення | 1 | Виявлення гарячого підключення вхідного сигналу. Джерело підключається до раковини, і сигнал HPD повинен бути високим. |
| ПДР_І | Введення | 1 | Послідовний вхід даних I2C для DDC |
| EDID_CLK_I | Введення | 1 | Системний годинник для модуля I2C |
| BIT_SLIP_R_O | Вихід | 1 | Сигнал ковзання бітів до каналу «R» трансивера |
| BIT_SLIP_G_O | Вихід | 1 | Сигнал ковзання бітів до каналу “G” трансивера |
| Назва порту | Напрямок | Ширина (біт) | опис |
| BIT_SLIP_B_O | Вихід | 1 | Сигнал ковзання бітів до каналу «B» трансивера |
| VIDEO_DATA_VALID_O | Вихід | 1 | Дійсний вихід відеоданих |
| AUDIO_DATA_VALID_O | Вихід1 | 1 | Правильний вихід аудіоданих |
| H_SYNC_O | Вихід | 1 | Імпульс горизонтальної синхронізації |
| V_SYNC_O | Вихід | 1 | Імпульс активної вертикальної синхронізації |
| DATA_ RATE_O | Вихід | 16 | Швидкість передачі даних Rx. Нижче наведено значення швидкості передачі даних:
|
| R_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Декодовані дані «R». |
| G_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Розшифровані дані «G». |
| B_O | Вихід | КІЛЬКІСТЬ ПІКСЕЛІВ ✕ Глибина кольору в бітах | Розшифровані дані «B». |
| ПДР_О | Вихід | 1 | Послідовний вихід даних I2C для DDC |
| HPD_O | Вихід | 1 | Гаряче підключення виявляє вихідний сигнал |
| ACR_CTS_O | Вихід | 20 | Час циклу регенерації звукового годинникаamp значення |
| ACR_N_O | Вихід | 20 | Параметр значення регенерації аудіосинхронізації (N). |
| ACR_VALID_O | Вихід | 1 | Дійсний сигнал регенерації звукового годинника |
| AUDIO_SAMPLE_CH1_O | Вихід | 24 | Канал 1 аудіо sample дані |
| AUDIO_SAMPLE_CH2_O | Вихід | 24 | Канал 2 аудіо sample дані |
| AUDIO_SAMPLE_CH3_O | Вихід | 24 | Канал 3 аудіо sample дані |
| AUDIO_SAMPLE_CH4_O | Вихід | 24 | Канал 4 аудіо sample дані |
| AUDIO_SAMPLE_CH5_O | Вихід | 24 | Канал 5 аудіо sample дані |
| AUDIO_SAMPLE_CH6_O | Вихід | 24 | Канал 6 аудіо sample дані |
| AUDIO_SAMPLE_CH7_O | Вихід | 24 | Канал 7 аудіо sample дані |
| AUDIO_SAMPLE_CH8_O | Вихід | 24 | Канал 8 аудіо sample дані |
Симуляція тестового стенду (поставте запитання)
Тестовий стенд надається для перевірки функціональності ядра HDMI RX. Testbench працює лише у рідному інтерфейсі, якщо кількість пікселів дорівнює одному.
Щоб змоделювати ядро за допомогою тестового стенду, виконайте наступні кроки:
- У вікні Design Flow розгорніть Create Design.
- Клацніть правою кнопкою миші Create SmartDesign Testbench, а потім натисніть Run, як показано на малюнку нижче.
Малюнок 5-1. Створення SmartDesign Testbench
- Введіть ім’я тестового стенду SmartDesign, а потім натисніть OK.
Малюнок 5-2. Назви SmartDesign Testbench
Буде створено тестовий стенд SmartDesign, і праворуч від панелі Design Flow з’явиться полотно. - Перейдіть до Libero® SoC Catalog, виберіть View > Windows > IP Catalog, а потім розгорніть Solutions-Video. Двічі клацніть HDMI RX IP (v5.4.0), а потім натисніть OK.
- Виберіть усі порти, клацніть правою кнопкою миші та виберіть Підвищити до верхнього рівня.
- На панелі інструментів SmartDesign клацніть «Створити компонент».
- На вкладці «Ієрархія стимулів» клацніть правою кнопкою миші тестовий стенд HDMI_RX_TB file, а потім клацніть «Імітація попереднього синтезаторного дизайну» > «Відкрити інтерактивно».
Інструмент ModelSim® відкривається з тестовим стендом, як показано на наступному малюнку.
Малюнок 5-3. Інструмент ModelSim із тестовим стендом HDMI RX File
Важливо: Іf симуляція переривається через обмеження часу виконання, зазначеного в DO file, скористайтеся командою run -all, щоб завершити симуляцію.
Ліцензія (Поставте запитання)
HDMI RX IP надається з такими двома варіантами ліцензії:
- Зашифровано: для ядра надається повний зашифрований код RTL. Він доступний безкоштовно з будь-якою ліцензією Libero, що дозволяє створити екземпляр ядра за допомогою SmartDesign. Ви можете виконувати симуляцію, синтез, компонування та програмувати кремній FPGA за допомогою набору дизайнерів Libero.
- RTL: повний вихідний код RTL заблоковано за ліцензією, яку потрібно придбати окремо.
Результати моделювання (поставте запитання)
Наведена нижче часова діаграма для HDMI RX IP показує відеодані та періоди контрольних даних.
Малюнок 6-1. Відеодані
На наступній діаграмі показано виходи hsync і vsync для відповідних вхідних даних керування.
Малюнок 6-2. Сигнали горизонтальної та вертикальної синхронізації
На наступній діаграмі показано частину EDID.
Малюнок 6-3. Сигнали EDID
Використання ресурсів (поставте запитання)
HDMI RX IP реалізовано в PolarFire® FPGA (пакет MPF300T – 1FCG1152I). У наведеній нижче таблиці наведено ресурси, які використовуються, коли кількість пікселів = 1 піксель.
Таблиця 7-1. Використання ресурсів для режиму 1 Pixel
| Кольоровий формат | Глибина кольору | СКРЕМБЛЕР | Тканина 4ЛУТ | Тканина DFF | Інтерфейс 4LUT | Інтерфейс DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Вимкнути | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Вимкнути | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Вимкнути | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Вимкнути | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Вимкнути | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Вимкнути | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Вимкнути | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Вимкнути | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Вимкнути | 1585 | 1327 | 492 | 492 | 14 | 9 |
У наведеній нижче таблиці наведено ресурси, які використовуються, коли кількість пікселів = 4 пікселя.
Таблиця 7-2. Використання ресурсів для режиму 4 Pixel
| Кольоровий формат | Глибина кольору | СКРЕМБЛЕР | Тканина 4ЛУТ | Тканина DFF | Інтерфейс 4LUT | Інтерфейс DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Вимкнути | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Вимкнути | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Вимкнути | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Увімкнути | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Увімкнути | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Увімкнути | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Вимкнути | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Вимкнути | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Вимкнути | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Вимкнути | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
У наведеній нижче таблиці наведено ресурси, які використовуються, якщо кількість пікселів = 4 пікселі та ввімкнено SCRAMBLER.
Таблиця 7-3. Використання ресурсів для 4-піксельного режиму та SCRAMBLER увімкнено
| Кольоровий формат | Глибина кольору | СКРЕМБЛЕР | Тканина 4ЛУТ | Тканина DFF | Інтерфейс 4LUT | Інтерфейс DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Увімкнути | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Увімкнути | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Увімкнути | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Системна інтеграція (Поставте запитання)
У цьому розділі показано, як інтегрувати IP у дизайн Libero.
У наступній таблиці наведено конфігурації PF XCVR, PF TX PLL і PF CCC, необхідні для різних роздільних здатностей і бітової ширини.
Таблиця 8-1. Конфігурації PF XCVR, PF TX PLL і PF CCC
| роздільна здатність | Розрядна ширина | Конфігурація PF XCVR | КОЛОДКИ ГОДИННИКА CDR REF | Конфігурація PF CCC | |||
| Швидкість передачі даних RX | RX CDR Ref Тактова частота | RX PCS Ширина тканини | Вхідна частота | Вихідна частота | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampдизайн 1: Якщо налаштовано режим «Глибина кольору» = 8 біт і «Кількість пікселів» = 1 піксель, це показано на малюнку нижче.
Малюнок 8-1. HDMI RX SampДизайн 1
наприкладampу 8-розрядних конфігураціях наступні компоненти є частиною конструкції:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) налаштовано для режиму повного дуплексу TX і RX. Швидкість передачі даних RX становить 1485 Мбіт/с у режимі PMA, ширина даних налаштована як 10 біт для 1 режиму PXL і еталонної частоти CDR 148.5 МГц. Швидкість передачі даних 1485 Мбіт/с у режимі PMA, ширина даних налаштована як 10 біт із коефіцієнтом ділення тактової частоти 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK і LANE3_CDR_REF_CLK керуються від PF_XCVR_REF_CLK за допомогою штифтів Pad AE27, AE28.
- Вивід EDID CLK_I повинен керуватися тактовою частотою 150 МГц із CCC.
- R_RX_CLK_I, G_RX_CLK_I та B_RX_CLK_I керуються LANE3_TX_CLK_R, LANE2_TX_CLK_R та LANE1_TX_CLK_R відповідно.
- R_RX_VALID_I, G_RX_VALID_I і B_RX_VALID_I керуються LANE3_RX_VAL, LANE2_RX_VAL і LANE1_RX_VAL відповідно.
- DATA_R_I, DATA_G_I та DATA_B_I керуються LANE3_RX_DATA, LANE2_RX_DATA та LANE1_RX_DATA відповідно.
HDMI RX Sampдизайн 2: Якщо налаштовано режим «Глибина кольору» = 8 біт і «Кількість пікселів» = 4 піксель, це показано на малюнку нижче.
Малюнок 8-2. HDMI RX SampДизайн 2
наприкладampу 8-розрядних конфігураціях наступні компоненти є частиною конструкції:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) налаштовано для режиму повного дуплексу TX і RX. Швидкість передачі даних RX становить 1485 Мбіт/с у режимі PMA, ширина даних налаштована як 40 біт для 4 режиму PXL і еталонної частоти CDR 148.5 МГц. Швидкість передачі даних 1485 Мбіт/с у режимі PMA, ширина даних налаштована як 40 біт із коефіцієнтом ділення тактової частоти 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK і LANE3_CDR_REF_CLK керуються від PF_XCVR_REF_CLK за допомогою штифтів Pad AE27, AE28.
- Вивід EDID CLK_I повинен керуватися тактовою частотою 150 МГц із CCC.
- R_RX_CLK_I, G_RX_CLK_I та B_RX_CLK_I керуються LANE3_TX_CLK_R, LANE2_TX_CLK_R та LANE1_TX_CLK_R відповідно.
- R_RX_VALID_I, G_RX_VALID_I і B_RX_VALID_I керуються LANE3_RX_VAL, LANE2_RX_VAL і LANE1_RX_VAL відповідно.
- DATA_R_I, DATA_G_I та DATA_B_I керуються LANE3_RX_DATA, LANE2_RX_DATA та LANE1_RX_DATA відповідно.
HDMI RX Sampдизайн 3: Якщо налаштовано в режимі «Глибина кольору» = 8 біт і «Кількість пікселів» = 4 пікселя та «SCRAMBLER» = «Увімкнено», це показано на малюнку нижче.
Малюнок 8-3. HDMI RX SampДизайн 3
наприкладampу 8-розрядних конфігураціях наступні компоненти є частиною конструкції:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) налаштовано для незалежного режиму TX і RX. Швидкість передачі даних RX становить 5940 Мбіт/с у режимі PMA, ширина даних налаштована як 40 біт для режиму 4 PXL і тактова частота CDR 148.5 МГц. Швидкість передачі даних 5940 Мбіт/с у режимі PMA, ширина даних налаштована як 40 біт із коефіцієнтом поділки тактової частоти 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK і LANE3_CDR_REF_CLK керуються від PF_XCVR_REF_CLK за допомогою контактів колодки AF29, AF30.
- Вивід EDID CLK_I повинен керувати тактовою частотою 150 МГц із CCC.
- R_RX_CLK_I, G_RX_CLK_I та B_RX_CLK_I керуються LANE3_TX_CLK_R, LANE2_TX_CLK_R та LANE1_TX_CLK_R відповідно.
- R_RX_VALID_I, G_RX_VALID_I і B_RX_VALID_I керуються LANE3_RX_VAL, LANE2_RX_VAL і LANE1_RX_VAL відповідно.
- DATA_R_I, DATA_G_I та DATA_B_I керуються LANE3_RX_DATA, LANE2_RX_DATA та LANE1_RX_DATA відповідно.
HDMI RX Sampдизайн 4: Якщо налаштовано в режимі «Глибина кольору» = 12 біт і «Кількість пікселів» = 4 пікселя та «SCRAMBLER» = «Увімкнено», це показано на малюнку нижче.
Малюнок 8-4. HDMI RX SampДизайн 4
наприкладampу 12-розрядних конфігураціях наступні компоненти є частиною конструкції:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) налаштовано для режиму лише RX. Швидкість передачі даних RX становить 4455 Мбіт/с у режимі PMA, ширина даних налаштована як 40 біт для режиму 4 PXL і тактова частота CDR 148.5 МГц.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK і LANE3_CDR_REF_CLK керуються від PF_XCVR_REF_CLK за допомогою контактів колодки AF29, AF30.
- Вивід EDID CLK_I повинен керувати тактовою частотою 150 МГц із CCC.
- R_RX_CLK_I, G_RX_CLK_I та B_RX_CLK_I керуються LANE3_TX_CLK_R, LANE2_TX_CLK_R та LANE1_TX_CLK_R відповідно.
- R_RX_VALID_I, G_RX_VALID_I і B_RX_VALID_I керуються LANE3_RX_VAL, LANE2_RX_VAL і LANE1_RX_VAL відповідно.
- DATA_R_I, DATA_G_I та DATA_B_I керуються LANE3_RX_DATA, LANE2_RX_DATA та LANE1_RX_DATA відповідно.
- Модуль PF_CCC_C0 генерує тактовий сигнал під назвою OUT0_FABCLK_0 із частотою 74.25 МГц, отриманий із вхідного тактового сигналу 111.375 МГц, який керується LANE1_RX_CLK_R.
HDMI RX Sampдизайн 5: Якщо налаштовано режим Глибина кольору = 8 біт, Кількість пікселів = 4 пікселя та режим SCRAMBLER = Увімкнено, показано на наступному малюнку. Ця конструкція є динамічною швидкістю передачі даних з DRI.
Малюнок 8-5. HDMI RX SampДизайн 5
наприкладampу 8-розрядних конфігураціях наступні компоненти є частиною конструкції:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) налаштовано для режиму лише RX із увімкненим інтерфейсом динамічної реконфігурації. Швидкість передачі даних RX становить 5940 Мбіт/с у режимі PMA, ширина даних налаштована як 40 біт для режиму 4 PXL і тактова частота CDR 148.5 МГц.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK і LANE3_CDR_REF_CLK керуються від PF_XCVR_REF_CLK за допомогою контактів колодки AF29, AF30.
- Вивід EDID CLK_I повинен керувати тактовою частотою 150 МГц із CCC.
- R_RX_CLK_I, G_RX_CLK_I та B_RX_CLK_I керуються LANE3_TX_CLK_R, LANE2_TX_CLK_R та LANE1_TX_CLK_R відповідно.
- R_RX_VALID_I, G_RX_VALID_I і B_RX_VALID_I керуються LANE3_RX_VAL, LANE2_RX_VAL і LANE1_RX_VAL відповідно.
- DATA_R_I, DATA_G_I та DATA_B_I керуються LANE3_RX_DATA, LANE2_RX_DATA та LANE1_RX_DATA відповідно.
Історія версій (поставте запитання)
Історія переглядів описує зміни, внесені в документ. Зміни перераховані за версіями, починаючи з останньої публікації.
Таблиця 9-1. Історія версій
| Ревізія | Дата | опис |
| D | 02/2025 | Нижче наведено список змін, внесених у редакції C документа:
|
| C | 02/2023 | Нижче наведено список змін, внесених у редакції C документа:
|
| B | 09/2022 | Нижче наведено список змін, внесених у редакцію B документа:
|
| A | 04/2022 | Нижче наведено список змін у версії A документа:
|
| 2.0 | — | Нижче наведено підсумок змін, внесених у цій редакції.
|
| 1.0 | 08/2021 | Початкова редакція. |
Підтримка Microchip FPGA
Група продуктів Microchip FPGA підтримує свої продукти різними службами підтримки, включаючи службу підтримки клієнтів, центр технічної підтримки клієнтів, webсайт, а також офіси продажів по всьому світу. Клієнтам пропонується відвідати онлайн-ресурси Microchip, перш ніж звертатися в службу підтримки, оскільки дуже ймовірно, що на їхні запити вже було отримано відповідь. Зверніться до Центру технічної підтримки через webсайт за адресою www.microchip.com/support. Вкажіть номер частини пристрою FPGA, виберіть відповідну категорію корпусу та завантажте дизайн files під час створення запиту технічної підтримки. Зверніться до служби підтримки клієнтів, щоб отримати нетехнічну підтримку продукту, як-от ціни на продукт, оновлення продукту, оновлення інформації, статус замовлення та авторизацію.
- З Північної Америки телефонуйте за номером 800.262.1060
- З іншого світу телефонуйте за номером 650.318.4460
- Факс, з будь-якої точки світу, 650.318.8044
Інформація про мікрочіп
Торгові марки
Назва та логотип «Microchip», логотип «M» та інші назви, логотипи та бренди є зареєстрованими та незареєстрованими торговими марками Microchip Technology Incorporated або її філій та/або дочірніх компаній у Сполучених Штатах та/або інших країнах («Microchip Торгові марки»). Інформацію про товарні знаки Microchip можна знайти за адресою https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Юридична інформація
Цю публікацію та наведену тут інформацію можна використовувати лише з продуктами Microchip, у тому числі для розробки, тестування та інтеграції продуктів Microchip у вашу програму. Використання цієї інформації в будь-який інший спосіб порушує ці умови. Інформація щодо програм пристрою надається лише для вашої зручності та може бути замінена оновленнями. Ви несете відповідальність за те, щоб ваша програма відповідала вашим вимогам. Щоб отримати додаткову підтримку, зверніться до місцевого відділу продажів Microchip або за адресою www.microchip.com/en-us/support/design-help/client-support-services.
ЦЯ ІНФОРМАЦІЯ НАДАЄТЬСЯ MICROCHIP «ЯК Є». MICROCHIP НЕ РОБИТЬ ЖОДНИХ ЗАЯВ АБО ГАРАНТІЙ БУДЬ-ЯКОГО ВИДУ, ЯВНИХ АБО НЕПРЯМИХ, ПИСЬМОВИХ АБО УСНИХ, СТАТУТНИХ АБО ІНШИХ, ПОВ’ЯЗАНИХ З ІНФОРМАЦІЄЮ, ВКЛЮЧАЮЧИ, АЛЕ НЕ ОБМЕЖУЮЧИСЬ, БУДЬ-ЯКІ НЕПРЯМІ ГАРАНТІЇ НЕПОРУШЕННЯ, ПРИДАТНІСТЬ ДЛЯ ПРОДАЖУ ТА ВІДПОВІДНІСТЬ ДЛЯ КОНКРЕТНОЇ МЕТИ АБО ГАРАНТІЇ, ПОВ’ЯЗАНІ З ЙОГО СТАНОМ, ЯКІСТЮ АБО ПРОДУКТИВНОСТЮ.
MICROCHIP НЕ НЕСЕ ВІДПОВІДАЛЬНОСТІ ЗА БУДЬ-ЯКІ НЕПРЯМІ, СПЕЦІАЛЬНІ, ШТРАФНІ, ВИПАДКОВІ АБО НЕПРЯМІ ВТРАТИ, ПОШКОДЖЕННЯ, ВАРТІСТЬ АБО ВИТРАТИ БУДЬ-ЯКОГО ВИДУ, ПОВ’ЯЗАНІ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕЗАЛЕЖНО ЩО БУЛИ СПРИЧИНЕНІ, НАВІТЬ ЯКЩО КОМПАНІЮ MICROCHIP ПОВІДОМИЛИ ПРО МОЖЛИВІСТЬ АБО ЗБИТКИ ПЕРЕДБАЧЕНІ. У ПОВНОМУ МІРІ, ДОЗВОЛЕНОМУ ЗАКОНОМ, ЗАГАЛЬНА ВІДПОВІДАЛЬНІСТЬ MICROCHIP ЗА УСІМИ ПРЕТЕНЗІЯМИ, БУДЬ-ЯКИМ СПОСОБОМ ПОВ’ЯЗАНИМИ З ІНФОРМАЦІЄЮ АБО ЇЇ ВИКОРИСТАННЯМ, НЕ ПЕРЕВИЩАЄ СУМУ ЗБОРУ, ЯКЩО ІСНУЄ, ЯКУ ВИ СПЛАТИЛИ БЕЗПОСЕРЕДНЯ MICROCHIP ЗА ІНФОРМАЦІЮ.
Використання пристроїв Microchip для забезпечення життєзабезпечення та/або забезпечення безпеки здійснюється повністю на ризик покупця, і покупець погоджується захищати, відшкодовувати збитки та звільняти Microchip від будь-яких збитків, претензій, позовів або витрат, що виникають у результаті такого використання. Жодні ліцензії не передаються, опосередковано чи іншим чином, за будь-якими правами інтелектуальної власності Microchip, якщо не зазначено інше.
Функція захисту коду пристроїв Microchip
Зверніть увагу на такі деталі функції захисту коду на продуктах Microchip:
- Продукти Microchip відповідають специфікаціям, що містяться в їхніх конкретних даних Microchip.
- Компанія Microchip вважає, що її сімейство продуктів є безпечним за умови використання за призначенням, у межах робочих специфікацій і за нормальних умов.
- Microchip цінує та агресивно захищає свої права інтелектуальної власності. Спроби порушити функції захисту коду продуктів Microchip суворо заборонені та можуть порушувати Закон про захист авторських прав у цифрову епоху.
- Ні Microchip, ні будь-який інший виробник напівпровідників не може гарантувати безпеку свого коду. Захист коду не означає, що ми гарантуємо, що продукт є «незламним». Захист коду постійно розвивається. Microchip прагне постійно вдосконалювати функції захисту коду наших продуктів.
© 2025 Microchip Technology Inc. та її дочірні компанії
FAQ
- З: Як оновити IP-ядро HDMI RX?
A: IP-ядро можна оновити за допомогою програмного забезпечення Libero SoC або завантажити вручну з каталогу. Після встановлення в IP-каталог програмного забезпечення Libero SoC його можна налаштувати, створити та створити в SmartDesign для включення в проект.
Документи / Ресурси
 |
Приймач HDMI з мультимедійним інтерфейсом високої чіткості MICROCHIP PolarFire FPGA [pdfПосібник користувача PolarFire FPGA, PolarFire FPGA мультимедійний інтерфейс високої чіткості приймач HDMI, мультимедійний інтерфейс високої чіткості приймач HDMI, мультимедійний інтерфейс HDMI приймач, інтерфейс HDMI приймач, HDMI приймач |
