MICROCHIP PolarFire FPGA segondè definisyon miltimedya entèfas HDMI reseptè
Entwodiksyon (Poze yon kesyon)
Reseptè IP High-Definition Multimedia Interface (HDMI) Microchip a sipòte done videyo ak resepsyon done pake odyo ki dekri nan spesifikasyon estanda HDMI. HDMI RX IP fèt espesyalman pou PolarFire® FPGA ak PolarFire System on Chip (SoC) FPGA aparèy ki sipòte HDMI 2.0 pou rezolisyon jiska 1920 × 1080 nan 60 Hz nan yon mòd pixel ak jiska 3840 × 2160 nan 60 Hz nan kat mòd pixel. RX IP sipòte Hot Plug Detect (HPD) pou kontwole pouvwa sou oswa koupe ak deploge oswa ploge evènman yo endike kominikasyon ant sous HDMI ak koule HDMI.
Sous HDMI a sèvi ak chanèl Display Data (DDC) pou li Ekstended Display Identification Data (EDID) pou dekouvri konfigirasyon ak/oswa kapasite Sink la. HDMI RX IP a gen EDID pre-pwograme, ki yon sous HDMI ka li atravè yon kanal I2C estanda. PolarFire FPGA ak PolarFire SoC FPGA aparèy transceiver yo itilize ansanm ak RX IP pou deserialize done seri nan done 10-bit. Chanèl done yo nan HDMI yo gen dwa gen yon konsiderab skew ant yo. HDMI RX IP retire skew nan mitan chanèl done yo lè l sèvi avèk First-In First-Out (FIFOs). IP sa a konvèti done Tranzisyon Minimize Siyal Diferansyal (TMDS) resevwa nan sous HDMI atravè transceiver nan done pixel RGB 24-bit, done odyo 24-bit ak siyal kontwòl. Kat jeton kontwòl estanda ki espesifye nan pwotokòl HDMI yo itilize faz aliman done yo pandan deserialization.
Rezime
Tablo sa a bay yon rezime karakteristik HDMI RX IP yo.
Tablo 1. HDMI RX IP Karakteristik
| Nwayo Vèsyon | Gid itilizatè sa a sipòte HDMI RX IP v5.4. |
| Fanmi Aparèy Sipòte |
|
| Sipòte Koule Zouti | Egzije Libero® SoC v12.0 oswa degaje pita. |
| Entèfas sipòte | Entèfas ki sipòte pa HDMI RX IP yo se:
|
| Lisans | HDMI RX IP bay de opsyon lisans sa yo:
|
Karakteristik
HDMI RX IP gen karakteristik sa yo:
- Konpatib pou HDMI 2.0
- Sipòte 8, 10, 12 ak 16 Bits Koulè Pwofondè
- Sipòte fòma koulè tankou RGB, YUV 4:2:2 ak YUV 4:4:4
- Sipòte youn oswa kat piksèl pou chak antre revèy
- Sipòte rezolisyon jiska 1920 ✕ 1080 nan 60 Hz nan mòd One Pixel ak jiska 3840 ✕ 2160 nan 60 Hz nan mòd kat piksèl.
- Detekte Hot-Plug
- Sipòte Scheme Dekodaj - TMDS
- Sipòte DVI Antre
- Sipòte Display Data Channel (DDC) ak Enhanced Display Data Channel (E-DDC)
- Sipòte Entèfas Videyo Natif ak AXI4 Stream pou Transfè Done Videyo
- Sipòte natif natal ak AXI4 Stream Audio Interface pou transfè done odyo
Karakteristik ki pa sipòte
Sa yo se karakteristik ki pa sipòte nan HDMI RX IP:
- Fòma koulè 4:2:0 pa sipòte.
- High Dynamic Range (HDR) ak High-bandwidth Digital Content Protection (HDCP) pa sipòte.
- Pousantaj Rafrechi Varyab (VRR) ak Mode Auto Low Latency (ALLM) pa sipòte.
- Paramèt distribisyon orizontal ki pa divizib pa kat nan mòd kat piksèl yo pa sipòte.
Enstriksyon Enstalasyon
Nwayo IP a dwe enstale nan IP Catalog of Libero® SoC lojisyèl otomatikman atravè fonksyon aktyalizasyon IP Catalog nan lojisyèl Libero SoC, oswa li manyèlman telechaje nan katalòg la. Yon fwa ke nwayo IP a enstale nan katalòg IP lojisyèl Libero SoC, li konfigirasyon, pwodwi ak enstansye nan Smart Design pou enklizyon nan pwojè Libero.
Aparèy sous yo teste (Poze yon kesyon)
Tablo ki anba la a bay lis aparèy sous teste yo.
Tablo 1-1. Sous ki teste Aparèy
| Aparèy | Mòd piksèl | Rezolisyon yo teste | Pwofondè koulè (Bit) | Mòd koulè | Odyo |
| quantumdata™ M41h HDMI Analyzer | 1 | 720P 30 FPS, 720P 60 FPS ak 1080P 60 FPS | 8 | RGB, YUV444 ak YUV422 | Wi |
| 1080P 30 FPS | 8, 10, 12 ak 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS ak 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 ak 16 | ||||
| 4K 30 FPS | 8, 10, 12 ak 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Wi |
| 4 | 1080P 60 FPS ak 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Wi |
| 4 | 4K 30 FPS ak 4K 60 FPS | ||||
| Astro VA-1844A HDMI® tèsteur | 1 | 720P 30 FPS, 720P 60 FPS ak 1080P 60 FPS | 8 | RGB, YUV444 ak YUV422 | Wi |
| 1080P 30 FPS | 8, 10, 12 ak 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS ak 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 ak 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01 Twous | 1 | 1080P 30 FPS | 8 | RGB | Non |
| 4 | 4K 60 FPS |
HDMI RX IP Konfigirasyon (Poze yon kesyon)
Seksyon sa a bay yon souview nan koòdone HDMI RX IP Configurator la ak eleman li yo. HDMI RX IP Configurator la bay yon koòdone grafik pou mete kanpe nwayo HDMI RX la. Konfigurateur sa a pèmèt itilizatè a chwazi paramèt tankou Kantite piksèl, Kantite chanèl odyo, Entèfas videyo, Entèfas odyo, SCRAMBLER, Pwofondè Koulè, Fòma Koulè, Testbench ak Lisans. Koòdone Configurator a gen ladan meni dewoulman ak opsyon pou Customize anviwònman yo. Konfigirasyon kle yo dekri nan Tablo 4-1. Figi sa a bay yon detay view nan koòdone HDMI RX IP Configurator la.
Figi 2-1. HDMI RX IP konfigirasyon
Koòdone a gen ladan tou bouton OK ak Anile pou konfime oswa jete konfigirasyon yo.
Aplikasyon Materyèl (Poze yon Kesyon)
Figi sa yo dekri koòdone HDMI RX IP ak transceiver (XCVR).
Figi 3-1. Dyagram blòk HDMI RX
Figi 3-2. Dyagram blòk detaye reseptè
HDMI RX konsiste de twa stages:
- Faz aligner a aliman done paralèl yo ak respè fwontyè jeton kontwòl lè l sèvi avèk glise ti jan transceiver.
- Dekodeur TMDS konvèti done kode 10-bit nan done pixel videyo 8-bit, done pake odyo 4-bit ak siyal kontwòl 2-bit.
- FIFO yo retire skew ki genyen ant revèy liy R, G ak B yo.
Phase Aligner (Poze yon kesyon)
Done paralèl 10-bit ki soti nan XCVR a pa toujou aliman anrapò ak limit mo kode TMDS yo. Done paralèl yo bezwen yon ti jan deplase ak aliyen yo nan lòd yo dekode done yo. Faz aliyman aliman done paralèl fèk ap rantre yo ak fwontyè mo yo lè l sèvi avèk karakteristik bit-glise nan XCVR la. XCVR nan mòd nan Per-Monitor DPI Awareness (PMA) pèmèt karakteristik bit-glise, kote li ajiste aliyman an nan mo a 10-bit deserialized pa 1-bit. Chak fwa, apre yo fin ajiste mo a 10-bit pa pozisyon glise 1 ti jan, li se konpare ak nenpòt youn nan kat jeton yo kontwòl nan pwotokòl la HDMI fèmen pozisyon an pandan peryòd kontwòl. Mo 10-bit la kòrèkteman aliye epi li konsidere kòm valab pou pwochen s yotages. Chak chanèl koulè gen pwòp faz aligner li yo, dekodeur TMDS la kòmanse dekode sèlman lè tout aligners faz yo fèmen pou korije limit mo yo.
TMDS Decoder (Poze yon kesyon)
Dekodeur TMDS dekode 10-bit deserialized soti nan transceiver la nan done pixel 8-bit pandan peryòd videyo. HSYNC, VSYNC ak PACKET HEADER yo pwodwi pandan peryòd kontwòl la nan done chanèl ble 10-bit yo. Done pake odyo yo dekode sou kanal R ak G yo chak ak kat bit. Dekodeur TMDS chak chanèl opere sou pwòp revèy li. Pakonsekan, li ka gen yon sèten skew ant chanèl yo.
Channel to Channel De-skew (Poze yon kesyon)
Yo itilize yon lojik de-skew ki baze sou FIFO pou retire skew ki genyen ant chanèl yo. Chak chanèl resevwa yon siyal valab nan inite aliyman faz yo pou endike si done 10-bit k ap rantre nan aliyman faz yo valab. Si tout chanèl yo valab (yo reyalize aliyman faz), modil FIFO kòmanse pase done nan modil FIFO lè l sèvi avèk siyal ki pèmèt li ak ekri (kontinyèlman ekri ak lekti). Lè yo detekte yon jeton kontwòl nan nenpòt nan pwodiksyon FIFO yo, koule nan lekti sispann, epi yo pwodui yon siyal detekte makè pou endike arive yon makè patikilye nan kouran videyo a. Koule lekti a rekòmanse sèlman lè makè sa a rive sou tout twa chanèl yo. Kòm yon rezilta, skew ki enpòtan yo retire. FIFOs doub-revèy yo senkronize tout twa kouran done ak revèy chanèl ble a pou retire skew ki enpòtan an. Figi sa a dekri teknik de-skew kanal pou kanal la.
Figi 3-3. Channel to Channel De-Skew
DDC (Poze yon kesyon)
DDC a se yon kanal kominikasyon ki baze sou spesifikasyon otobis I2C la. Sous la itilize kòmandman I2C pou li enfòmasyon ki soti nan E-EDID yon koule ak yon adrès esklav. HDMI RX IP sèvi ak EDID predefini ak rezolisyon miltip sipòte rezolisyon jiska 1920 ✕ 1080 nan 60 Hz nan mòd One Pixel ak jiska 3840 ✕ 2160 nan 60 Hz nan mòd Kat Piksèl.
EDID a reprezante non ekspozisyon an kòm ekspozisyon Microchip HDMI.
Paramèt HDMI RX ak siyal entèfas (Poze yon kesyon)
Seksyon sa a diskite paramèt yo nan konfigirasyon HDMI RX GUI ak siyal I/O.
Paramèt Konfigirasyon (Poze yon Kesyon)
Tablo sa a bay lis paramèt konfigirasyon yo nan HDMI RX IP la.
Tablo 4-1. Paramèt Konfigirasyon
| Non paramèt | Deskripsyon |
| Fòma koulè | Defini espas koulè a. Sipòte fòma koulè sa yo:
|
| Koulè Pwofondè | Espesifye kantite bit pou chak eleman koulè. Sipòte 8, 10, 12 ak 16 Bits pou chak eleman. |
| Kantite piksèl | Endike kantite piksèl pou chak antre revèy:
|
| SCRAMBLER | Sipò pou rezolisyon 4K nan 60 ankadreman pou chak segonn:
|
| Kantite chanèl odyo | Sipòte kantite chanèl odyo:
|
| Entèfas videyo | Natifnatal ak AXI kouran |
| Entèfas odyo | Natifnatal ak AXI kouran |
| Ban tès | Pèmèt seleksyon an nan yon anviwònman ban tès. Sipòte opsyon ban tès sa yo:
|
| Lisans | Espesifye kalite lisans lan. Bay de opsyon lisans sa yo:
|
Pò (Poze yon kesyon)
Tablo ki anba la a bay lis pò antre ak pwodiksyon HDMI RX IP pou koòdone natif natal lè Fòma Koulè se RGB.
Tablo 4-2. Antre ak Sòti pou entèfas natif natal
| Non siyal | Direksyon | Lajè (Bits) | Deskripsyon |
| RESET_N_I | Antre | 1 | Aktif-ba asynchrone reset siyal |
| R_RX_CLK_I | Antre | 1 | Revèy paralèl pou kanal "R" soti nan XCVR |
| G_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl "G" soti nan XCVR |
| B_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl "B" soti nan XCVR |
| EDID_RESET_N_I | Antre | 1 | Aktif-ba asynchrone edid reset siyal |
| R_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl kanal "R". |
| G_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl kanal "G". |
| B_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl chanèl "B". |
| Non siyal | Direksyon | Lajè (Bits) | Deskripsyon |
| DATA_R_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl kanal "R" soti nan XCVR |
| DATA_G_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl kanal "G" nan XCVR |
| DATA_B_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl kanal "B" soti nan XCVR |
| SCL_I | Antre | 1 | I2C seri revèy antre pou DDC |
| HPD_I | Antre | 1 | Cho plòg detekte siyal D'. Sous konekte ak koule HPD siyal ta dwe wo. |
| SDA_I | Antre | 1 | Antre done seri I2C pou DDC |
| EDID_CLK_I | Antre | 1 | Revèy sistèm pou modil I2C |
| BIT_SLIP_R_O | Sòti | 1 | Bit glise siyal nan kanal "R" nan transceiver |
| BIT_SLIP_G_O | Sòti | 1 | Siyal glise ti jan nan kanal "G" nan transceiver |
| BIT_SLIP_B_O | Sòti | 1 | Siyal glise ti jan nan kanal "B" nan transceiver |
| VIDEO_DATA_VALID_O | Sòti | 1 | Done videyo pwodiksyon valab |
| AUDIO_DATA_VALID_O | Sòti | 1 | Done odyo pwodiksyon valab |
| H_SYNC_O | Sòti | 1 | Batman senkronize orizontal |
| V_SYNC_O | Sòti | 1 | Aktif senkronizasyon vètikal batman kè |
| R_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done "R" dekode |
| G_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "G". |
| B_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "B". |
| SDA_O | Sòti | 1 | I2C seri done pwodiksyon pou DDC |
| HPD_O | Sòti | 1 | Ploge cho detekte siyal pwodiksyon |
| ACR_CTS_O | Sòti | 20 | Audio Clock Rejenerasyon Sik Timestamp valè |
| ACR_N_O | Sòti | 20 | Audio Clock Rejenerasyon valè (N) paramèt |
| ACR_VALID_O | Sòti | 1 | Audio Clock Rejenerasyon siyal valab |
| ODYO_SAMPLE_CH1_O | Sòti | 24 | Chèn 1 odyo sample done |
| ODYO_SAMPLE_CH2_O | Sòti | 24 | Chèn 2 odyo sample done |
| ODYO_SAMPLE_CH3_O | Sòti | 24 | Chèn 3 odyo sample done |
| ODYO_SAMPLE_CH4_O | Sòti | 24 | Chèn 4 odyo sample done |
| ODYO_SAMPLE_CH5_O | Sòti | 24 | Chèn 5 odyo sample done |
| ODYO_SAMPLE_CH6_O | Sòti | 24 | Chèn 6 odyo sample done |
| ODYO_SAMPLE_CH7_O | Sòti | 24 | Chèn 7 odyo sample done |
| ODYO_SAMPLE_CH8_O | Sòti | 24 | Chèn 8 odyo sample done |
| HDMI_DVI_MODE_O | Sòti | 1 | Sa ki annapre yo se de mòd yo:
|
Tablo ki anba la a dekri pò opinyon ak pwodiksyon HDMI RX IP pou AXI4 Stream Video Interface.
Tablo 4-3. Pò Antre ak Sòti pou AXI4 Stream Video Interface
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| TDATA_O | Sòti | KANTITE PIXELS ✕ Koulè Pwofondè ✕ 3 bit | Sortie done videyo [R, G, B] |
| TVALID_O | Sòti | 1 | Sortie videyo valab |
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| TLAST_O | Sòti | 1 | Sòti ankadreman fen siyal |
| TUSER_O | Sòti | 3 |
|
| TSRB_O | Sòti | 3 | Sortie videyo done strobe |
| TKEEP_O | Sòti | 3 | Done videyo pèsistans yap ogmante jiska kenbe |
Tablo ki anba la a dekri pò opinyon ak pwodiksyon HDMI RX IP pou AXI4 Stream Audio Interface.
Tablo 4-4. Pò Antre ak Sòti pou AXI4 Stream Audio Interface
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| AUDIO_TDATA_O | Sòti | 24 | Sòti done odyo |
| AUDIO_TID_O | Sòti | 3 | Sòti chanèl odyo |
| AUDIO_TVALID_O | Sòti | 1 | Sòti odyo siyal valab |
Tablo ki anba la a bay lis pò antre ak pwodiksyon HDMI RX IP pou koòdone natif natal lè Fòma Koulè se YUV444.
Tablo 4-5. Antre ak Sòti pou entèfas natif natal
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| RESET_N_I | Antre | 1 | Aktif-ba asynchrone reset siyal |
| LANE3_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl Lane 3 soti nan XCVR |
| LANE2_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl Lane 2 soti nan XCVR |
| LANE1_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl Lane 1 soti nan XCVR |
| EDID_RESET_N_I | Antre | 1 | Aktif-ba asynchrone edid reset siyal |
| LANE3_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl Lane 3 |
| LANE2_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl Lane 2 |
| LANE1_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl Lane 1 |
| DATA_LANE3_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl Lane 3 soti nan XCVR |
| DATA_LANE2_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl Lane 2 soti nan XCVR |
| DATA_LANE1_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl Lane 1 soti nan XCVR |
| SCL_I | Antre | 1 | I2C seri revèy antre pou DDC |
| HPD_I | Antre | 1 | Cho plòg detekte siyal D'. Sous konekte ak koule HPD siyal ta dwe wo. |
| SDA_I | Antre | 1 | Antre done seri I2C pou DDC |
| EDID_CLK_I | Antre | 1 | Revèy sistèm pou modil I2C |
| BIT_SLIP_LANE3_O | Sòti | 1 | Bit glise siyal nan Lane 3 nan transceiver |
| BIT_SLIP_LANE2_O | Sòti | 1 | Bit glise siyal nan Lane 2 nan transceiver |
| BIT_SLIP_LANE1_O | Sòti | 1 | Bit glise siyal nan Lane 1 nan transceiver |
| VIDEO_DATA_VALID_O | Sòti | 1 | Done videyo pwodiksyon valab |
| AUDIO_DATA_VALID_O | Sòti | 1 | Done odyo pwodiksyon valab |
| H_SYNC_O | Sòti | 1 | Batman senkronize orizontal |
| V_SYNC_O | Sòti | 1 | Aktif senkronizasyon vètikal batman kè |
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| Y_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "Y". |
| Cb_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "Cb". |
| Cr_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "Cr". |
| SDA_O | Sòti | 1 | I2C seri done pwodiksyon pou DDC |
| HPD_O | Sòti | 1 | Ploge cho detekte siyal pwodiksyon |
| ACR_CTS_O | Sòti | 20 | Odyo revèy rejenerasyon sik timetamp valè |
| ACR_N_O | Sòti | 20 | Audio Clock Rejenerasyon valè (N) paramèt |
| ACR_VALID_O | Sòti | 1 | Audio Clock Rejenerasyon siyal valab |
| ODYO_SAMPLE_CH1_O | Sòti | 24 | Chèn 1 odyo sample done |
| ODYO_SAMPLE_CH2_O | Sòti | 24 | Chèn 2 odyo sample done |
| ODYO_SAMPLE_CH3_O | Sòti | 24 | Chèn 3 odyo sample done |
| ODYO_SAMPLE_CH4_O | Sòti | 24 | Chèn 4 odyo sample done |
| ODYO_SAMPLE_CH5_O | Sòti | 24 | Chèn 5 odyo sample done |
| ODYO_SAMPLE_CH6_O | Sòti | 24 | Chèn 6 odyo sample done |
| ODYO_SAMPLE_CH7_O | Sòti | 24 | Chèn 7 odyo sample done |
| ODYO_SAMPLE_CH8_O | Sòti | 24 | Chèn 8 odyo sample done |
Tablo ki anba la a bay lis pò antre ak pwodiksyon HDMI RX IP pou koòdone natif natal lè Fòma Koulè se YUV422.
Tablo 4-6. Antre ak Sòti pou entèfas natif natal
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| RESET_N_I | Antre | 1 | Aktif-ba asynchrone reset siyal |
| LANE3_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl Lane 3 soti nan XCVR |
| LANE2_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl Lane 2 soti nan XCVR |
| LANE1_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl Lane 1 soti nan XCVR |
| EDID_RESET_N_I | Antre | 1 | Aktif-ba asynchrone edid reset siyal |
| LANE3_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl Lane 3 |
| LANE2_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl Lane 2 |
| LANE1_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl Lane 1 |
| DATA_LANE3_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl Lane 3 soti nan XCVR |
| DATA_LANE2_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl Lane 2 soti nan XCVR |
| DATA_LANE1_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl Lane 1 soti nan XCVR |
| SCL_I | Antre | 1 | I2C seri revèy antre pou DDC |
| HPD_I | Antre | 1 | Cho plòg detekte siyal D'. Sous konekte ak koule HPD siyal ta dwe wo. |
| SDA_I | Antre | 1 | Antre done seri I2C pou DDC |
| EDID_CLK_I | Antre | 1 | Revèy sistèm pou modil I2C |
| BIT_SLIP_LANE3_O | Sòti | 1 | Bit glise siyal nan Lane 3 nan transceiver |
| BIT_SLIP_LANE2_O | Sòti | 1 | Bit glise siyal nan Lane 2 nan transceiver |
| BIT_SLIP_LANE1_O | Sòti | 1 | Bit glise siyal nan Lane 1 nan transceiver |
| VIDEO_DATA_VALID_O | Sòti | 1 | Done videyo pwodiksyon valab |
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| AUDIO_DATA_VALID_O | Sòti | 1 | Done odyo pwodiksyon valab |
| H_SYNC_O | Sòti | 1 | Batman senkronize orizontal |
| V_SYNC_O | Sòti | 1 | Aktif senkronizasyon vètikal batman kè |
| Y_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "Y". |
| C_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "C". |
| SDA_O | Sòti | 1 | I2C seri done pwodiksyon pou DDC |
| HPD_O | Sòti | 1 | Ploge cho detekte siyal pwodiksyon |
| ACR_CTS_O | Sòti | 20 | Odyo revèy rejenerasyon sik timetamp valè |
| ACR_N_O | Sòti | 20 | Audio Clock Rejenerasyon valè (N) paramèt |
| ACR_VALID_O | Sòti | 1 | Audio Clock Rejenerasyon siyal valab |
| ODYO_SAMPLE_CH1_O | Sòti | 24 | Chèn 1 odyo sample done |
| ODYO_SAMPLE_CH2_O | Sòti | 24 | Chèn 2 odyo sample done |
| ODYO_SAMPLE_CH3_O | Sòti | 24 | Chèn 3 odyo sample done |
| ODYO_SAMPLE_CH4_O | Sòti | 24 | Chèn 4 odyo sample done |
| ODYO_SAMPLE_CH5_O | Sòti | 24 | Chèn 5 odyo sample done |
| ODYO_SAMPLE_CH6_O | Sòti | 24 | Chèn 6 odyo sample done |
| ODYO_SAMPLE_CH7_O | Sòti | 24 | Chèn 7 odyo sample done |
| ODYO_SAMPLE_CH8_O | Sòti | 24 | Chèn 8 odyo sample done |
Tablo ki anba la a bay lis pò antre ak pwodiksyon HDMI RX IP pou koòdone natif natal lè SCRAMBLER aktive.
Tablo 4-7. Antre ak Sòti pou entèfas natif natal
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| RESET_N_I | Antre | 1 | Aktif-ba asynchrone reset siyal |
| R_RX_CLK_I | Antre | 1 | Revèy paralèl pou kanal "R" soti nan XCVR |
| G_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl "G" soti nan XCVR |
| B_RX_CLK_I | Antre | 1 | Revèy paralèl pou chanèl "B" soti nan XCVR |
| EDID_RESET_N_I | Antre | 1 | Aktif-ba asynchrone edid reset siyal |
| HDMI_CABLE_CLK_I | Antre | 1 | Revèy kab soti nan sous HDMI |
| R_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl kanal "R". |
| G_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl kanal "G". |
| B_RX_VALID_I | Antre | 1 | Siyal valab soti nan XCVR pou done paralèl chanèl "B". |
| DATA_R_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl kanal "R" soti nan XCVR |
| DATA_G_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl kanal "G" nan XCVR |
| DATA_B_I | Antre | KANTITE PIKSÈL ✕ 10 bit | Te resevwa done paralèl kanal "B" soti nan XCVR |
| SCL_I | Antre | 1 | I2C seri revèy antre pou DDC |
| HPD_I | Antre | 1 | Cho plòg detekte siyal D'. Sous la konekte ak koule a, epi siyal HPD a ta dwe wo. |
| SDA_I | Antre | 1 | Antre done seri I2C pou DDC |
| EDID_CLK_I | Antre | 1 | Revèy sistèm pou modil I2C |
| BIT_SLIP_R_O | Sòti | 1 | Bit glise siyal nan kanal "R" nan transceiver |
| BIT_SLIP_G_O | Sòti | 1 | Siyal glise ti jan nan kanal "G" nan transceiver |
| Non Port | Direksyon | Lajè (Bits) | Deskripsyon |
| BIT_SLIP_B_O | Sòti | 1 | Siyal glise ti jan nan kanal "B" nan transceiver |
| VIDEO_DATA_VALID_O | Sòti | 1 | Done videyo pwodiksyon valab |
| AUDIO_DATA_VALID_O | Sòti1 | 1 | Done odyo pwodiksyon valab |
| H_SYNC_O | Sòti | 1 | Batman senkronize orizontal |
| V_SYNC_O | Sòti | 1 | Aktif senkronizasyon vètikal batman kè |
| DATA_ RATE_O | Sòti | 16 | To done Rx. Sa ki annapre yo se valè pousantaj done yo:
|
| R_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done "R" dekode |
| G_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "G". |
| B_O | Sòti | KANTITE PIKSÈL ✕ Bits Pwofondè Koulè | Done dekode "B". |
| SDA_O | Sòti | 1 | I2C seri done pwodiksyon pou DDC |
| HPD_O | Sòti | 1 | Ploge cho detekte siyal pwodiksyon |
| ACR_CTS_O | Sòti | 20 | Odyo revèy rejenerasyon sik timetamp valè |
| ACR_N_O | Sòti | 20 | Audio Clock Rejenerasyon valè (N) paramèt |
| ACR_VALID_O | Sòti | 1 | Audio Clock Rejenerasyon siyal valab |
| ODYO_SAMPLE_CH1_O | Sòti | 24 | Chèn 1 odyo sample done |
| ODYO_SAMPLE_CH2_O | Sòti | 24 | Chèn 2 odyo sample done |
| ODYO_SAMPLE_CH3_O | Sòti | 24 | Chèn 3 odyo sample done |
| ODYO_SAMPLE_CH4_O | Sòti | 24 | Chèn 4 odyo sample done |
| ODYO_SAMPLE_CH5_O | Sòti | 24 | Chèn 5 odyo sample done |
| ODYO_SAMPLE_CH6_O | Sòti | 24 | Chèn 6 odyo sample done |
| ODYO_SAMPLE_CH7_O | Sòti | 24 | Chèn 7 odyo sample done |
| ODYO_SAMPLE_CH8_O | Sòti | 24 | Chèn 8 odyo sample done |
Simulation Bank tès (Poze yon kesyon)
Yo bay Testbench pou tcheke fonksyonalite nwayo HDMI RX. Testbench travay sèlman nan Native Interface lè kantite piksèl se youn.
Pou simulation nwayo a lè l sèvi avèk banc tès la, fè etap sa yo:
- Nan fenèt Design Flow, elaji Kreye Design.
- Dwa-klike sou Kreye SmartDesign Testbench, ak Lè sa a klike sou Kouri, jan yo montre nan figi sa a.
Figi 5-1. Kreye SmartDesign Testbench
- Antre yon non pou SmartDesign testbench la, epi klike sou OK.
Figi 5-2. Nonmen SmartDesign Testbench
SmartDesign testbench kreye, epi yon twal parèt adwat fenèt Design Flow la. - Ale nan katalòg Libero® SoC, chwazi View > Windows > IP Katalòg, ak Lè sa a, elaji Solutions-Videyo. Double-klike sou HDMI RX IP (v5.4.0) epi klike sou OK.
- Chwazi tout pò yo, klike sou dwa epi chwazi Ankouraje nan nivo siperyè.
- Sou ba zouti SmartDesign, klike sou Jenere Component.
- Sou tab la Hierachi Stimulus, klike sou HDMI_RX_TB testbench file, epi klike sou Simulation Pre-Synth Design > Open Interactively.
Zouti ModelSim® la louvri ak banc tès la, jan yo montre nan figi sa a.
Figi 5-3. ModelSim Zouti ak HDMI RX Testbench File
Enpòtan: mwenf simulation an entèwonp akòz tan limit la ki espesifye nan DO a file, sèvi ak lòd la kouri -all ranpli simulation la.
Lisans (Poze yon kesyon)
HDMI RX IP bay de opsyon lisans sa yo:
- Encrypted: Ranpli kòd RTL chiffré yo bay pou nwayo a. Li disponib gratis ak nenpòt nan lisans Libero, sa ki pèmèt nwayo a dwe enstansye ak SmartDesign. Ou ka fè Simulation, Sentèz, Layout, ak pwograme Silisyòm FPGA la lè l sèvi avèk Suite konsepsyon Libero.
- RTL: Kòd sous RTL konplè se lisans fèmen, ki bezwen achte separeman.
Rezilta simulation (Poze yon kesyon)
Dyagram distribisyon sa a pou HDMI RX IP montre done videyo ak peryòd done kontwòl.
Figi 6-1. Done Videyo
Dyagram sa a montre rezilta hsync ak vsync pou antre done kontwòl korespondan yo.
Figi 6-2. Sync orizontal ak siyal senkronizasyon vètikal
Dyagram sa a montre pati EDID.
Figi 6-3. Siyal EDID
Itilizasyon Resous (Poze yon Kesyon)
HDMI RX IP aplike nan PolarFire® FPGA (MPF300T - 1FCG1152I Package). Tablo sa a bay lis resous yo itilize lè Kantite piksèl = 1 piksèl.
Tablo 7-1. Itilizasyon Resous pou 1 Pixel Mode
| Fòma koulè | Koulè Pwofondè | SCRAMBLER | Twal 4LUT | Twal DFF | Entèfas 4LUT | Entèfas DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Enfim | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Enfim | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Enfim | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Enfim | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Enfim | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Enfim | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Enfim | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Enfim | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Enfim | 1585 | 1327 | 492 | 492 | 14 | 9 |
Tablo sa a bay lis resous yo itilize lè Kantite piksèl = 4 piksèl.
Tablo 7-2. Itilizasyon Resous pou 4 Pixel Mode
| Fòma koulè | Koulè Pwofondè | SCRAMBLER | Twal 4LUT | Twal DFF | Entèfas 4LUT | Entèfas DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Enfim | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Enfim | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Enfim | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Pèmèt | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Pèmèt | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Pèmèt | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Enfim | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Enfim | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Enfim | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Enfim | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Tablo sa a bay lis resous yo itilize lè Kantite piksèl = 4 piksèl epi SCRAMBLER aktive.
Tablo 7-3. Itilizasyon Resous pou 4 Pixel Mode ak SCRAMBLER Pèmèt
| Fòma koulè | Koulè Pwofondè | SCRAMBLER | Twal 4LUT | Twal DFF | Entèfas 4LUT | Entèfas DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Pèmèt | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Pèmèt | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Pèmèt | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Entegrasyon sistèm (Poze yon kesyon)
Seksyon sa a montre kijan pou entegre IP a nan konsepsyon Libero.
Tablo sa a bay lis konfigirasyon PF XCVR, PF TX PLL ak PF CCC ki nesesè pou diferan rezolisyon ak lajè ti jan.
Tablo 8-1. Konfigirasyon PF XCVR, PF TX PLL ak PF CCC
| Rezolisyon | Bit Lajè | Konfigirasyon PF XCVR | CDR REF CLOCK PADS | Konfigirasyon PF CCC | |||
| RX Done Pousantaj | RX CDR Ref Clock Frekans | RX PCS twal Lajè | Antre frekans | Sòti Frekans | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sampkonsepsyon 1: Lè konfigirasyon nan Koulè Pwofondè = 8-bit ak Kantite piksèl = 1 mòd piksèl, yo montre nan figi sa a.
Figi 8-1. HDMI RX Sampkonsepsyon 1
Pou egzanpample, nan konfigirasyon 8-bit, eleman sa yo se yon pati nan konsepsyon an:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) se configuré pou TX ak RX mòd plen duplex. To done RX nan 1485 Mbps nan mòd PMA, ak lajè a done configuré kòm 10 bit pou 1 mòd PXL ak 148.5 MHz CDR referans revèy. To done TX nan 1485 Mbps nan mòd PMA, ak lajè a done configuré kòm 10 bit ak faktè divizyon revèy 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ak LANE3_CDR_REF_CLK yo kondwi soti nan PF_XCVR_REF_CLK ak AE27, AE28 broch Pad.
- PIN EDID CLK_I ta dwe kondwi ak revèy 150 MHz ak CCC.
- R_RX_CLK_I, G_RX_CLK_I ak B_RX_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R ak LANE1_TX_CLK_R, respektivman.
- R_RX_VALID_I, G_RX_VALID_I ak B_RX_VALID_I yo kondwi pa LANE3_RX_VAL, LANE2_RX_VAL ak LANE1_RX_VAL, respektivman.
- DATA_R_I, DATA_G_I ak DATA_B_I yo kondwi pa LANE3_RX_DATA, LANE2_RX_DATA ak LANE1_RX_DATA, respektivman.
HDMI RX Sampkonsepsyon 2: Lè konfigirasyon nan Koulè Pwofondè = 8-bit ak Kantite piksèl = 4 mòd piksèl, yo montre nan figi sa a.
Figi 8-2. HDMI RX Sampkonsepsyon 2
Pou egzanpample, nan konfigirasyon 8-bit, eleman sa yo se yon pati nan konsepsyon an:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) se configuré pou TX ak RX mòd plen duplex. To done RX nan 1485 Mbps nan mòd PMA, ak lajè a done configuré kòm 40 bit pou 4 mòd PXL ak 148.5 MHz CDR referans revèy. To done TX nan 1485 Mbps nan mòd PMA, ak lajè a done configuré kòm 40 bit ak faktè divizyon revèy 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ak LANE3_CDR_REF_CLK yo kondwi soti nan PF_XCVR_REF_CLK ak AE27, AE28 broch Pad.
- PIN EDID CLK_I ta dwe kondwi ak revèy 150 MHz ak CCC.
- R_RX_CLK_I, G_RX_CLK_I ak B_RX_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R ak LANE1_TX_CLK_R, respektivman.
- R_RX_VALID_I, G_RX_VALID_I ak B_RX_VALID_I yo kondwi pa LANE3_RX_VAL, LANE2_RX_VAL ak LANE1_RX_VAL, respektivman.
- DATA_R_I, DATA_G_I ak DATA_B_I yo kondwi pa LANE3_RX_DATA, LANE2_RX_DATA ak LANE1_RX_DATA, respektivman.
HDMI RX Sampkonsepsyon 3: Lè konfigirasyon nan Koulè Pwofondè = 8-bit ak Kantite piksèl = 4 mòd piksèl ak SCRAMBLER = Pèmèt, yo montre nan figi sa a.
Figi 8-3. HDMI RX Sampkonsepsyon 3
Pou egzanpample, nan konfigirasyon 8-bit, eleman sa yo se yon pati nan konsepsyon an:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) se configuré pou TX ak RX mòd endepandan. To done RX nan 5940 Mbps nan mòd PMA, ak lajè a done configuré kòm 40 bit pou mòd 4 PXL ak 148.5 MHz CDR referans revèy. To done TX nan 5940 Mbps nan mòd PMA, ak lajè done configuré kòm 40 bit ak faktè divizyon revèy 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ak LANE3_CDR_REF_CLK yo kondwi soti nan PF_XCVR_REF_CLK ak AF29, AF30 broch Pad.
- PIN EDID CLK_I ta dwe kondwi ak revèy 150 MHz ak CCC.
- R_RX_CLK_I, G_RX_CLK_I ak B_RX_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R ak LANE1_TX_CLK_R, respektivman.
- R_RX_VALID_I, G_RX_VALID_I ak B_RX_VALID_I yo kondwi pa LANE3_RX_VAL, LANE2_RX_VAL ak LANE1_RX_VAL, respektivman.
- DATA_R_I, DATA_G_I ak DATA_B_I yo kondwi pa LANE3_RX_DATA, LANE2_RX_DATA ak LANE1_RX_DATA, respektivman.
HDMI RX Sampkonsepsyon 4: Lè konfigirasyon nan Koulè Pwofondè = 12-bit ak Kantite piksèl = 4 mòd piksèl ak SCRAMBLER = Pèmèt, yo montre nan figi sa a.
Figi 8-4. HDMI RX Sampkonsepsyon 4
Pou egzanpample, nan konfigirasyon 12-bit, eleman sa yo se yon pati nan konsepsyon an:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) configuré pou mòd RX sèlman. To done RX nan 4455 Mbps nan mòd PMA, ak lajè a done configuré kòm 40 bit pou mòd 4 PXL ak 148.5 MHz CDR referans revèy.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ak LANE3_CDR_REF_CLK yo kondwi soti nan PF_XCVR_REF_CLK ak AF29, AF30 broch Pad.
- PIN EDID CLK_I ta dwe kondwi ak revèy 150 MHz ak CCC.
- R_RX_CLK_I, G_RX_CLK_I ak B_RX_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R ak LANE1_TX_CLK_R, respektivman.
- R_RX_VALID_I, G_RX_VALID_I ak B_RX_VALID_I yo kondwi pa LANE3_RX_VAL, LANE2_RX_VAL ak LANE1_RX_VAL, respektivman.
- DATA_R_I, DATA_G_I ak DATA_B_I yo kondwi pa LANE3_RX_DATA, LANE2_RX_DATA ak LANE1_RX_DATA, respektivman.
- Modil PF_CCC_C0 a jenere yon revèy ki rele OUT0_FABCLK_0 ak yon frekans 74.25 MHz, ki sòti nan yon revèy antre 111.375 MHz, ki kondwi pa LANE1_RX_CLK_R.
HDMI RX Sampkonsepsyon 5: Lè konfigirasyon nan Koulè Pwofondè = 8-bit, Kantite piksèl = 4 mòd piksèl ak SCRAMBLER = Pèmèt yo montre nan figi sa a. Konsepsyon sa a se vitès done dinamik ak DRI.
Figi 8-5. HDMI RX Sampkonsepsyon 5
Pou egzanpample, nan konfigirasyon 8-bit, eleman sa yo se yon pati nan konsepsyon an:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) konfigirasyon pou mòd RX sèlman ak koòdone rekonfigurasyon dinamik aktive. To done RX nan 5940 Mbps nan mòd PMA, ak lajè a done configuré kòm 40 bit pou mòd 4 PXL ak 148.5 MHz CDR referans revèy.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK ak LANE3_CDR_REF_CLK yo kondwi soti nan PF_XCVR_REF_CLK ak AF29, AF30 broch Pad.
- PIN EDID CLK_I ta dwe kondwi ak revèy 150 MHz ak CCC.
- R_RX_CLK_I, G_RX_CLK_I ak B_RX_CLK_I yo kondwi pa LANE3_TX_CLK_R, LANE2_TX_CLK_R ak LANE1_TX_CLK_R, respektivman.
- R_RX_VALID_I, G_RX_VALID_I ak B_RX_VALID_I yo kondwi pa LANE3_RX_VAL, LANE2_RX_VAL ak LANE1_RX_VAL, respektivman.
- DATA_R_I, DATA_G_I ak DATA_B_I yo kondwi pa LANE3_RX_DATA, LANE2_RX_DATA ak LANE1_RX_DATA, respektivman.
Istwa revizyon (Poze yon kesyon)
Istwa revizyon an dekri chanjman ki te aplike nan dokiman an. Chanjman yo nan lis pa revizyon, kòmanse ak piblikasyon ki pi aktyèl la.
Tablo 9-1. Istwa revizyon
| Revizyon | Dat | Deskripsyon |
| D | 02/2025 | Sa ki anba la a se lis chanjman ki fèt nan revizyon C nan dokiman an:
|
| C | 02/2023 | Sa ki anba la a se lis chanjman ki fèt nan revizyon C nan dokiman an:
|
| B | 09/2022 | Men lis chanjman ki fèt nan revizyon B dokiman an:
|
| A | 04/2022 | Sa ki anba la a se lis chanjman nan revizyon A nan dokiman an:
|
| 2.0 | — | Sa ki anba la a se yon rezime chanjman ki fèt nan revizyon sa a.
|
| 1.0 | 08/2021 | Premye revizyon. |
Sipò pou Microchip FPGA
Gwoup pwodwi Microchip FPGA apiye pwodwi li yo ak plizyè sèvis sipò, tankou Sèvis Kliyan, Sant Sipò Teknik Kliyan, yon websit, ak biwo lavant atravè lemond. Yo sijere kliyan yo vizite resous sou entènèt Microchip yo anvan yo kontakte sipò paske li trè posib ke demann yo te deja reponn. Kontakte Sant Sipò Teknik atravè websit nan www.microchip.com/support. Mansyone nimewo Pati Aparèy FPGA la, chwazi kategori ka ki apwopriye a, epi telechaje konsepsyon an files pandan y ap kreye yon ka sipò teknik. Kontakte Sèvis Kliyan pou sipò pwodwi ki pa teknik, tankou pri pwodwi, amelyorasyon pwodwi, enfòmasyon aktyalizasyon, estati lòd, ak otorizasyon.
- Soti nan Amerik di Nò, rele 800.262.1060
- Soti nan rès mond lan, rele 650.318.4460
- Fakse, nenpòt kote nan mond lan, 650.318.8044
Enfòmasyon sou Microchip
Mak komèsyal yo
Non ak logo "Microchip", logo "M", ak lòt non, logo, ak mak yo se mak komèsyal ki anrejistre epi ki pa anrejistre Microchip Technology Incorporated oswa afilye ak/oswa filiales li yo nan Etazini ak/oswa lòt peyi ("Microchip". Marks"). Ou ka jwenn enfòmasyon konsènan mak komèsyal Microchip nan https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Avi Legal
Piblikasyon sa a ak enfòmasyon ki ladan l yo ka itilize sèlman ak pwodwi Microchip, tankou pou konsepsyon, teste, ak entegre pwodwi Microchip ak aplikasyon w lan. Sèvi ak enfòmasyon sa yo nan nenpòt lòt fason vyole kondisyon sa yo. Enfòmasyon konsènan aplikasyon pou aparèy yo bay sèlman pou konvenyans ou epi yo ka ranplase pa mizajou. Se responsablite w pou asire ke aplikasyon w lan satisfè espesifikasyon w yo. Kontakte biwo lavant Microchip lokal ou a pou plis sipò oswa, jwenn plis sipò nan www.microchip.com/en-us/support/design-help/client-support-services.
ENFÒMASYON SA A SE MICROCHIP "KÒM YO". MICROCHIP PA FÈ OKENN REPREZANTASYON OUBYEN GARANTI KI KIT EXPRESSO BYEN ENPLIKITE, EKRI OUBYEN ORAL, LEGAL OSWA ONYÈ, KI GENYEN AK ENFÒMASYON YO KI GENYEN MEN PA LIMITE A NENPÒT GARANTI ENPLIKITE SOU KI PA Vyolasyon, Komèsyal ak PATISIBILITE, AK PATISIBILITE. GARANTI KI GENYEN AK KONDISYON, KALITE, OSWA PERFORMANS LI.
MICROCHIP PAP RESPONSABLE POU NENPÒT PÈT ENDRÈK, ESPESYAL, PINITIF, AK ENSEDAN, OSWA KONSEKANS, DOGAJ, PRI, OSWA DEPANS KI GENYEN KELÈ AK ENFÒMASYON AN OSWA ITILIZ YO, KELANSAN SA KOZE, MENM SI PWOFÈ SA A. POSIBILITE OSWA DOmaj YO PREVIVWA. NAN PWOFÈ LA LWA OBLÈ, RESPONSABILITE TOTAL MICROCHIP A SOU TOUT REKLAMASYON KI GENYEN KI GENYEN AK ENFÒMASYON AN OSWA ITILIZ YO PAP DEPASSE KANTITE FRÈ A, SI GEN GENYEN, OU TE PEYE DIRECTÈTMAN POU MICROCHIP POU ENFÒMASYON AN.
Itilizasyon aparèy Microchip nan aplikasyon pou sipò lavi ak/oswa sekirite se antyèman nan risk achtè a, epi achtè a dakò pou defann, dedomaje epi kenbe Microchip inonsan kont nenpòt ak tout domaj, reklamasyon, kostim, oswa depans ki soti nan itilizasyon sa a. Pa gen okenn lisans yo transmèt, implicitement oswa otreman, anba okenn dwa pwopriyete entelektyèl Microchip sof si sa di otreman.
Aparèy Microchip Kòd Pwoteksyon Karakteristik
Remake detay sa yo sou karakteristik pwoteksyon kòd sou pwodwi Microchip:
- Pwodwi Microchip satisfè espesifikasyon yo nan Fich Done Microchip yo.
- Microchip kwè ke fanmi li nan pwodwi yo an sekirite lè yo itilize nan fason ki gen entansyon an, nan espesifikasyon opere, ak nan kondisyon nòmal.
- Microchip valè ak agresif pwoteje dwa pwopriyete entelektyèl li yo. Tantativ pou vyole karakteristik pwoteksyon kòd pwodwi Microchip yo entèdi e yo ka vyole Digital Millennium Copyright Act.
- Ni Microchip ni okenn lòt manifakti semi-conducteurs ka garanti sekirite kòd li a. Pwoteksyon Kòd pa vle di ke nou garanti pwodwi a se "ki pa ka kase". Pwoteksyon Kòd toujou ap evolye. Microchip pran angajman pou li kontinye amelyore karakteristik pwoteksyon kòd pwodwi nou yo.
© 2025 Microchip Technology Inc. ak filiales li yo
FAQ
- K: Kouman pou mwen mete ajou nwayo HDMI RX IP la?
A: Nwayo IP a ka mete ajou atravè lojisyèl Libero SoC oswa manyèlman telechaje nan katalòg la. Yon fwa enstale nan katalòg IP lojisyèl Libero SoC, li ka konfigirasyon, pwodwi, ak enstans nan SmartDesign pou enklizyon nan pwojè a.
Dokiman / Resous
 |
MICROCHIP PolarFire FPGA segondè definisyon miltimedya entèfas HDMI reseptè [pdfGid Itilizatè PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Reseptè, High Definition Multimedia Interface HDMI Reseptè, Multimedia Interface HDMI Reseptè, Entèfas HDMI Reseptè, Reseptè HDMI |
