MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI-modtager
Introduktion (Stil et spørgsmål)
Microchips High-Definition Multimedia Interface (HDMI) modtager IP understøtter videodata og lydpakkedatamodtagelse beskrevet i HDMI standardspecifikationen. HDMI RX IP er specielt designet til PolarFire® FPGA og PolarFire System on Chip (SoC) FPGA-enheder, der understøtter HDMI 2.0 til opløsninger på op til 1920 × 1080 ved 60 Hz i én pixel-tilstand og op til 3840 × 2160 ved 60 Hz i fire pixel-tilstand. RX IP understøtter Hot Plug Detect (HPD) til at overvåge strøm til eller fra og frakoble eller stikke hændelser for at indikere kommunikation mellem HDMI-kilde og HDMI-vask.
HDMI-kilden bruger Display Data Channel (DDC) til at læse vaskens Extended Display Identification Data (EDID) for at opdage vaskens konfiguration og/eller muligheder. HDMI RX IP har forprogrammeret EDID, som en HDMI-kilde kan læse gennem en standard I2C-kanal. PolarFire FPGA- og PolarFire SoC FPGA-enhedstransceivere bruges sammen med RX IP til at deserialisere serielle data til 10-bit data. Datakanalerne i HDMI får lov til at have en betydelig skævhed mellem sig. HDMI RX IP fjerner skævheden mellem datakanalerne ved hjælp af First-In First-Out (FIFO'er). Denne IP konverterer TMDS-dataene (Transition Minimized Differential Signaling) modtaget fra HDMI-kilden gennem transceiveren til 24-bit RGB-pixeldata, 24-bit lyddata og kontrolsignaler. De fire standardkontroltokens, der er specificeret i HDMI-protokollen, bruges til at fasejustere dataene under deserialisering.
Oversigt
Følgende tabel giver en oversigt over HDMI RX IP-egenskaberne.
Tabel 1. HDMI RX IP-karakteristika
| Kerneversion | Denne brugervejledning understøtter HDMI RX IP v5.4. |
| Understøttede enhedsfamilier |
|
| Understøttet værktøjsflow | Kræver Libero® SoC v12.0 eller nyere udgivelser. |
| Understøttede grænseflader | Interfaces understøttet af HDMI RX IP er:
|
| Licensering | HDMI RX IP er forsynet med følgende to licensmuligheder:
|
Funktioner
HDMI RX IP har følgende funktioner:
- Kompatibel til HDMI 2.0
- Understøtter 8, 10, 12 og 16 bits farvedybde
- Understøtter farveformater som RGB, YUV 4:2:2 og YUV 4:4:4
- Understøtter en eller fire pixel pr. ur-input
- Understøtter opløsninger på op til 1920 ✕ 1080 ved 60 Hz i One Pixel-tilstand og op til 3840 ✕ 2160 ved 60 Hz i Four Pixel-tilstand.
- Registrerer Hot-Plug
- Understøtter afkodningsskema - TMDS
- Understøtter DVI-input
- Understøtter Display Data Channel (DDC) og Enhanced Display Data Channel (E-DDC)
- Understøtter Native og AXI4 Stream Video Interface til videodataoverførsel
- Understøtter Native og AXI4 Stream Audio Interface til lyddataoverførsel
Ikke-understøttede funktioner
Følgende er de ikke-understøttede funktioner i HDMI RX IP:
- 4:2:0 farveformat er ikke understøttet.
- High Dynamic Range (HDR) og High-bandwidth Digital Content Protection (HDCP) understøttes ikke.
- Variable Refresh Rate (VRR) og Auto Low Latency Mode (ALLM) understøttes ikke.
- Parametre for horisontal timing, som ikke er delelige med fire i fire pixel-tilstand, understøttes ikke.
Installationsvejledning
IP-kernen skal installeres i IP-kataloget for Libero® SoC-software automatisk via IP-katalogopdateringsfunktionen i Libero SoC-softwaren, eller den downloades manuelt fra kataloget. Når IP-kernen er installeret i Libero SoC-software IP Catalog, konfigureres, genereres og instansieres den i Smart Design til inklusion i Libero-projektet.
Testede kildeenheder (stil et spørgsmål)
Følgende tabel viser de testede kildeenheder.
Tabel 1-1. Testede kildeenheder
| Enheder | Pixel-tilstand | Opløsninger testet | Farvedybde (Bit) | Farvetilstand | Lyd |
| quantumdata™ M41h HDMI Analyzer | 1 | 720P 30 FPS, 720P 60 FPS og 1080P 60 FPS | 8 | RGB, YUV444 og YUV422 | Ja |
| 1080P 30 FPS | 8, 10, 12 og 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS og 4K 60 FPS | 8 | |||
| 1080P 60 FPS | 8, 12 og 16 | ||||
| 4K 30 FPS | 8, 10, 12 og 16 | ||||
| Lenovo™ 20U1A007IG | 1 | 1080P 60 FPS | 8 | RGB | Ja |
| 4 | 1080P 60 FPS og 4K 30 FPS | ||||
| Dell Latitude 3420 | 1 | 1080P 60 FPS | 8 | RGB | Ja |
| 4 | 4K 30 FPS og 4K 60 FPS | ||||
| Astro VA-1844A HDMI® Tester | 1 | 720P 30 FPS, 720P 60 FPS og 1080P 60 FPS | 8 | RGB, YUV444 og YUV422 | Ja |
| 1080P 30 FPS | 8, 10, 12 og 16 | ||||
| 4 | 720P 30 FPS, 1080P 30 FPS og 4K 30 FPS | 8 | |||
| 1080P 30 FPS | 8, 12 og 16 | ||||
| NVIDIA® Jetson AGX Orin 32GB H01-sæt | 1 | 1080P 30 FPS | 8 | RGB | Ingen |
| 4 | 4K 60 FPS |
HDMI RX IP-konfiguration (stil et spørgsmål)
Dette afsnit giver en overview af HDMI RX IP Configurator-grænsefladen og dens komponenter. HDMI RX IP-konfiguratoren giver en grafisk grænseflade til opsætning af HDMI RX-kernen. Denne konfigurator giver brugeren mulighed for at vælge parametre som Antal Pixels, Antal lydkanaler, Video Interface, Audio Interface, SCRAMBLER, Farvedybde, Farveformat, Testbench og License. Configurator-grænsefladen inkluderer rullemenuer og muligheder for at tilpasse indstillingerne. Nøglekonfigurationerne er beskrevet i Tabel 4-1. Følgende figur giver en detaljeret view af HDMI RX IP Configurator-grænsefladen.
Figur 2-1. HDMI RX IP-konfigurator
Interfacet indeholder også knapper OK og Annuller for at bekræfte eller kassere konfigurationerne.
Hardwareimplementering (stil et spørgsmål)
De følgende figurer beskriver HDMI RX IP-grænsefladen med transceiver (XCVR).
Figur 3-1. HDMI RX blokdiagram
Figur 3-2. Modtager detaljeret blokdiagram
HDMI RX består af tre stages:
- Fasejusteringen justerer de parallelle data med hensyn til kontroltoken-grænser ved hjælp af transceiver-bitslip.
- TMDS-dekoderen konverterer de 10-bit kodede data til 8-bit videopixeldata, 4-bit lydpakkedata og 2-bit styresignaler.
- FIFO'erne fjerner skævheden mellem urene på R-, G- og B-baner.
Phase Aligner (stil et spørgsmål)
10-bit parallelle data fra XCVR'en er ikke altid justeret i forhold til de TMDS-kodede ordgrænser. De parallelle data skal bitforskydes og justeres for at afkode dataene. Phase aligner justerer de indkommende parallelle data til ordgrænser ved hjælp af bit-slip-funktionen i XCVR. XCVR i tilstanden Per-Monitor DPI Awareness (PMA) tillader bit-slip-funktion, hvor den justerer justeringen af det 10-bit deserialiserede ord med 1-bit. Hver gang, efter justering af 10-bit-ordet med 1-bit-slipposition, sammenlignes det med et hvilket som helst af de fire kontroltokens i HDMI-protokollen for at låse positionen under kontrolperioden. 10-bit-ordet er korrekt justeret og anses for gyldigt i de næste stages. Hver farvekanal har sin egen fasealigner, TMDS-dekoderen begynder kun at afkode, når alle fasejusteringerne er låst for at rette ordgrænserne.
TMDS-dekoder (stil et spørgsmål)
TMDS-dekoder afkoder de 10-bit deserialiseret fra transceiveren til 8-bit pixeldata under videoperioden. HSYNC, VSYNC og PACKET HEADER genereres i kontrolperioden fra 10-bit blå kanaldata. Audiopakkedataene afkodes til R- og G-kanalen med hver fire bit. TMDS-dekoderen for hver kanal fungerer på sit eget ur. Derfor kan den have en vis skævhed mellem kanalerne.
Kanal til kanal afskæv (stil et spørgsmål)
En FIFO-baseret de-skew logik bruges til at fjerne skævheden mellem kanalerne. Hver kanal modtager et gyldigt signal fra fasejusteringsenhederne for at indikere, om de indkommende 10-bit data fra fasejusteringsenhederne er gyldige. Hvis alle kanaler er gyldige (har opnået fasejustering), begynder FIFO-modulet at sende data gennem FIFO-modulet ved hjælp af læse- og skriveaktiveringssignaler (kontinuerligt ind- og udlæsning). Når et kontroltoken detekteres i et hvilket som helst af FIFO-udgangene, suspenderes udlæsningsflowet, og et markørdetekteret signal genereres for at indikere ankomsten af en bestemt markør i videostrømmen. Udlæsningsflowet genoptages først, når denne markør er ankommet til alle tre kanaler. Som følge heraf fjernes den relevante skævhed. Dual-clock FIFO'erne synkroniserer alle tre datastrømme til det blå kanalur for at fjerne den relevante skævhed. Følgende figur beskriver kanal-til-kanal-de-skew-teknikken.
Figur 3-3. Kanal til kanal De-skew
DDC (Stil et spørgsmål)
DDC er en kommunikationskanal baseret på I2C-busspecifikationen. Kilden bruger I2C-kommandoer til at læse information fra en vasks E-EDID med en slaveadresse. HDMI RX IP bruger foruddefineret EDID med flere opløsninger understøtter opløsninger op til 1920 ✕ 1080 ved 60 Hz i One Pixel-tilstand og op til 3840 ✕ 2160 ved 60 Hz i Four Pixel-tilstand.
EDID repræsenterer visningsnavnet som Microchip HDMI-skærm.
HDMI RX-parametre og grænsefladesignaler (stil et spørgsmål)
Dette afsnit diskuterer parametrene i HDMI RX GUI-konfiguratoren og I/O-signaler.
Konfigurationsparametre (stil et spørgsmål)
Følgende tabel viser konfigurationsparametrene i HDMI RX IP.
Tabel 4-1. Konfigurationsparametre
| Parameternavn | Beskrivelse |
| Farveformat | Definerer farverummet. Understøtter følgende farveformater:
|
| Farvedybde | Angiver antallet af bits pr. farvekomponent. Understøtter 8, 10, 12 og 16 bit pr. komponent. |
| Antal pixel | Angiver antallet af pixels pr. urinput:
|
| SCRAMBLER | Understøttelse af 4K-opløsning ved 60 billeder i sekundet:
|
| Antal lydkanaler | Understøtter antallet af lydkanaler:
|
| Video interface | Native og AXI stream |
| Lydgrænseflade | Native og AXI stream |
| Prøvebænk | Tillader valg af et testbænkmiljø. Understøtter følgende muligheder for prøvebænk:
|
| Licens | Angiver typen af licens. Giver følgende to licensmuligheder:
|
Porte (stil et spørgsmål)
Følgende tabel viser input- og outputportene på HDMI RX IP for Native-grænsefladen, når farveformatet er RGB.
Tabel 4-2. Input og output til Native Interface
| Signal navn | Retning | Bredde (Bits) | Beskrivelse |
| RESET_N_I | Input | 1 | Aktiv-lav asynkron nulstillingssignal |
| R_RX_CLK_I | Input | 1 | Parallelt ur til "R"-kanal fra XCVR |
| G_RX_CLK_I | Input | 1 | Parallelt ur til "G"-kanal fra XCVR |
| B_RX_CLK_I | Input | 1 | Parallelt ur til "B"-kanal fra XCVR |
| EDID_RESET_N_I | Input | 1 | Aktiv-lav asynkront edid nulstillingssignal |
| R_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for "R"-kanal parallelle data |
| G_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for "G"-kanal parallelle data |
| B_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for "B"-kanal parallelle data |
| Signal navn | Retning | Bredde (Bits) | Beskrivelse |
| DATA_R_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog "R"-kanal parallelle data fra XCVR |
| DATA_G_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog "G"-kanal parallelle data fra XCVR |
| DATA_B_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog "B"-kanal parallelle data fra XCVR |
| SCL_I | Input | 1 | I2C seriel clock-indgang til DDC |
| HPD_I | Input | 1 | Hot-plug detekter inputsignal. Kilden er forbundet til vasken HPD-signalet skal være højt. |
| SDA_I | Input | 1 | I2C seriel dataindgang til DDC |
| EDID_CLK_I | Input | 1 | Systemur til I2C-modul |
| BIT_SLIP_R_O | Produktion | 1 | Bit slip signal til "R" kanal på transceiver |
| BIT_SLIP_G_O | Produktion | 1 | Bit slip signal til "G" kanal på transceiver |
| BIT_SLIP_B_O | Produktion | 1 | Bit slip signal til "B" kanal på transceiver |
| VIDEO_DATA_VALID_O | Produktion | 1 | Videodata gyldigt output |
| AUDIO_DATA_VALID_O | Produktion | 1 | Lyddata gyldigt output |
| H_SYNC_O | Produktion | 1 | Horisontal synkroniseringspuls |
| V_SYNC_O | Produktion | 1 | Aktiv vertikal synkroniseringspuls |
| R_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "R" data |
| GÅ | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "G"-data |
| B_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "B" data |
| SDA_O | Produktion | 1 | I2C seriel dataudgang til DDC |
| HPD_O | Produktion | 1 | Hot plug-detekter udgangssignal |
| ACR_CTS_O | Produktion | 20 | Audio Clock Regeneration Cycle Timestamp værdi |
| ACR_N_O | Produktion | 20 | Audio Clock Regeneration value (N) parameter |
| ACR_VALID_O | Produktion | 1 | Audio Clock Regeneration gyldigt signal |
| AUDIO_SAMPLE_CH1_O | Produktion | 24 | Kanal 1 lyd sample data |
| AUDIO_SAMPLE_CH2_O | Produktion | 24 | Kanal 2 lyd sample data |
| AUDIO_SAMPLE_CH3_O | Produktion | 24 | Kanal 3 lyd sample data |
| AUDIO_SAMPLE_CH4_O | Produktion | 24 | Kanal 4 lyd sample data |
| AUDIO_SAMPLE_CH5_O | Produktion | 24 | Kanal 5 lyd sample data |
| AUDIO_SAMPLE_CH6_O | Produktion | 24 | Kanal 6 lyd sample data |
| AUDIO_SAMPLE_CH7_O | Produktion | 24 | Kanal 7 lyd sample data |
| AUDIO_SAMPLE_CH8_O | Produktion | 24 | Kanal 8 lyd sample data |
| HDMI_DVI_MODE_O | Produktion | 1 | Følgende er de to tilstande:
|
Følgende tabel beskriver input- og outputportene på HDMI RX IP til AXI4 Stream Video Interface.
Tabel 4-3. Input- og outputporte til AXI4 Stream Video Interface
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| TDATA_O | Produktion | ANTAL PIXEL ✕ Farvedybde ✕ 3 bits | Output videodata [R, G, B] |
| TVALID_O | Produktion | 1 | Output video gyldig |
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| TLAST_O | Produktion | 1 | Udgangsramme slutsignal |
| TUSER_O | Produktion | 3 |
|
| TSTRB_O | Produktion | 3 | Output video data strobe |
| TKEEP_O | Produktion | 3 | Output videodata behold |
Følgende tabel beskriver input- og outputportene på HDMI RX IP til AXI4 Stream Audio Interface.
Tabel 4-4. Input- og outputporte til AXI4 Stream Audio Interface
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| AUDIO_TDATA_O | Produktion | 24 | Output lyddata |
| AUDIO_TID_O | Produktion | 3 | Output lydkanal |
| AUDIO_TVALID_O | Produktion | 1 | Udsender lydgyldigt signal |
Følgende tabel viser input- og outputportene på HDMI RX IP for Native-grænsefladen, når farveformatet er YUV444.
Tabel 4-5. Input og output til Native Interface
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| RESET_N_I | Input | 1 | Aktiv-lav asynkron nulstillingssignal |
| LANE3_RX_CLK_I | Input | 1 | Parallelt ur til bane 3 kanal fra XCVR |
| LANE2_RX_CLK_I | Input | 1 | Parallelt ur til bane 2 kanal fra XCVR |
| LANE1_RX_CLK_I | Input | 1 | Parallelt ur til bane 1 kanal fra XCVR |
| EDID_RESET_N_I | Input | 1 | Aktiv-lav asynkront edid nulstillingssignal |
| LANE3_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for bane 3 parallelle data |
| LANE2_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for bane 2 parallelle data |
| LANE1_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for bane 1 parallelle data |
| DATA_LANE3_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog bane 3 parallelle data fra XCVR |
| DATA_LANE2_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog bane 2 parallelle data fra XCVR |
| DATA_LANE1_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog bane 1 parallelle data fra XCVR |
| SCL_I | Input | 1 | I2C seriel clock-indgang til DDC |
| HPD_I | Input | 1 | Hot-plug detekter inputsignal. Kilden er forbundet til vasken HPD-signalet skal være højt. |
| SDA_I | Input | 1 | I2C seriel dataindgang til DDC |
| EDID_CLK_I | Input | 1 | Systemur til I2C-modul |
| BIT_SLIP_LANE3_O | Produktion | 1 | Bit slip-signal til bane 3 på transceiver |
| BIT_SLIP_LANE2_O | Produktion | 1 | Bit slip-signal til bane 2 på transceiver |
| BIT_SLIP_LANE1_O | Produktion | 1 | Bit slip-signal til bane 1 på transceiver |
| VIDEO_DATA_VALID_O | Produktion | 1 | Videodata gyldigt output |
| AUDIO_DATA_VALID_O | Produktion | 1 | Lyddata gyldigt output |
| H_SYNC_O | Produktion | 1 | Horisontal synkroniseringspuls |
| V_SYNC_O | Produktion | 1 | Aktiv vertikal synkroniseringspuls |
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| Y_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "Y"-data |
| Cb_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "Cb"-data |
| Cr_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "Cr"-data |
| SDA_O | Produktion | 1 | I2C seriel dataudgang til DDC |
| HPD_O | Produktion | 1 | Hot plug-detekter udgangssignal |
| ACR_CTS_O | Produktion | 20 | Audio Clock Regeneration Cycle timestamp værdi |
| ACR_N_O | Produktion | 20 | Audio Clock Regeneration value (N) parameter |
| ACR_VALID_O | Produktion | 1 | Audio Clock Regeneration gyldigt signal |
| AUDIO_SAMPLE_CH1_O | Produktion | 24 | Kanal 1 lyd sample data |
| AUDIO_SAMPLE_CH2_O | Produktion | 24 | Kanal 2 lyd sample data |
| AUDIO_SAMPLE_CH3_O | Produktion | 24 | Kanal 3 lyd sample data |
| AUDIO_SAMPLE_CH4_O | Produktion | 24 | Kanal 4 lyd sample data |
| AUDIO_SAMPLE_CH5_O | Produktion | 24 | Kanal 5 lyd sample data |
| AUDIO_SAMPLE_CH6_O | Produktion | 24 | Kanal 6 lyd sample data |
| AUDIO_SAMPLE_CH7_O | Produktion | 24 | Kanal 7 lyd sample data |
| AUDIO_SAMPLE_CH8_O | Produktion | 24 | Kanal 8 lyd sample data |
Følgende tabel viser input- og outputportene på HDMI RX IP for Native-grænsefladen, når farveformatet er YUV422.
Tabel 4-6. Input og output til Native Interface
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| RESET_N_I | Input | 1 | Aktiv-lav asynkron nulstillingssignal |
| LANE3_RX_CLK_I | Input | 1 | Parallelt ur til bane 3 kanal fra XCVR |
| LANE2_RX_CLK_I | Input | 1 | Parallelt ur til bane 2 kanal fra XCVR |
| LANE1_RX_CLK_I | Input | 1 | Parallelt ur til bane 1 kanal fra XCVR |
| EDID_RESET_N_I | Input | 1 | Aktiv-lav asynkront edid nulstillingssignal |
| LANE3_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for bane 3 parallelle data |
| LANE2_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for bane 2 parallelle data |
| LANE1_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for bane 1 parallelle data |
| DATA_LANE3_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog bane 3 parallelle data fra XCVR |
| DATA_LANE2_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog bane 2 parallelle data fra XCVR |
| DATA_LANE1_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog bane 1 parallelle data fra XCVR |
| SCL_I | Input | 1 | I2C seriel clock-indgang til DDC |
| HPD_I | Input | 1 | Hot-plug detekter inputsignal. Kilden er forbundet til vasken HPD-signalet skal være højt. |
| SDA_I | Input | 1 | I2C seriel dataindgang til DDC |
| EDID_CLK_I | Input | 1 | Systemur til I2C-modul |
| BIT_SLIP_LANE3_O | Produktion | 1 | Bit slip-signal til bane 3 på transceiver |
| BIT_SLIP_LANE2_O | Produktion | 1 | Bit slip-signal til bane 2 på transceiver |
| BIT_SLIP_LANE1_O | Produktion | 1 | Bit slip-signal til bane 1 på transceiver |
| VIDEO_DATA_VALID_O | Produktion | 1 | Videodata gyldigt output |
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| AUDIO_DATA_VALID_O | Produktion | 1 | Lyddata gyldigt output |
| H_SYNC_O | Produktion | 1 | Horisontal synkroniseringspuls |
| V_SYNC_O | Produktion | 1 | Aktiv vertikal synkroniseringspuls |
| Y_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "Y"-data |
| C_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "C"-data |
| SDA_O | Produktion | 1 | I2C seriel dataudgang til DDC |
| HPD_O | Produktion | 1 | Hot plug-detekter udgangssignal |
| ACR_CTS_O | Produktion | 20 | Audio Clock Regeneration Cycle timestamp værdi |
| ACR_N_O | Produktion | 20 | Audio Clock Regeneration value (N) parameter |
| ACR_VALID_O | Produktion | 1 | Audio Clock Regeneration gyldigt signal |
| AUDIO_SAMPLE_CH1_O | Produktion | 24 | Kanal 1 lyd sample data |
| AUDIO_SAMPLE_CH2_O | Produktion | 24 | Kanal 2 lyd sample data |
| AUDIO_SAMPLE_CH3_O | Produktion | 24 | Kanal 3 lyd sample data |
| AUDIO_SAMPLE_CH4_O | Produktion | 24 | Kanal 4 lyd sample data |
| AUDIO_SAMPLE_CH5_O | Produktion | 24 | Kanal 5 lyd sample data |
| AUDIO_SAMPLE_CH6_O | Produktion | 24 | Kanal 6 lyd sample data |
| AUDIO_SAMPLE_CH7_O | Produktion | 24 | Kanal 7 lyd sample data |
| AUDIO_SAMPLE_CH8_O | Produktion | 24 | Kanal 8 lyd sample data |
Følgende tabel viser input- og outputportene på HDMI RX IP for Native-grænsefladen, når SCRAMBLER er aktiveret.
Tabel 4-7. Input og output til Native Interface
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| RESET_N_I | Input | 1 | Aktiv-lav asynkron nulstillingssignal |
| R_RX_CLK_I | Input | 1 | Parallelt ur til "R"-kanal fra XCVR |
| G_RX_CLK_I | Input | 1 | Parallelt ur til "G"-kanal fra XCVR |
| B_RX_CLK_I | Input | 1 | Parallelt ur til "B"-kanal fra XCVR |
| EDID_RESET_N_I | Input | 1 | Aktiv-lav asynkront edid nulstillingssignal |
| HDMI_CABLE_CLK_I | Input | 1 | Kabelur fra HDMI-kilden |
| R_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for "R"-kanal parallelle data |
| G_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for "G"-kanal parallelle data |
| B_RX_VALID_I | Input | 1 | Gyldigt signal fra XCVR for "B"-kanal parallelle data |
| DATA_R_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog "R"-kanal parallelle data fra XCVR |
| DATA_G_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog "G"-kanal parallelle data fra XCVR |
| DATA_B_I | Input | ANTAL PIXEL ✕ 10 bit | Modtog "B"-kanal parallelle data fra XCVR |
| SCL_I | Input | 1 | I2C seriel clock-indgang til DDC |
| HPD_I | Input | 1 | Hot-plug detekter inputsignal. Kilden er tilsluttet vasken, og HPD-signalet skal være højt. |
| SDA_I | Input | 1 | I2C seriel dataindgang til DDC |
| EDID_CLK_I | Input | 1 | Systemur til I2C-modul |
| BIT_SLIP_R_O | Produktion | 1 | Bit slip signal til "R" kanal på transceiver |
| BIT_SLIP_G_O | Produktion | 1 | Bit slip signal til "G" kanal på transceiver |
| Port navn | Retning | Bredde (Bits) | Beskrivelse |
| BIT_SLIP_B_O | Produktion | 1 | Bit slip signal til "B" kanal på transceiver |
| VIDEO_DATA_VALID_O | Produktion | 1 | Videodata gyldigt output |
| AUDIO_DATA_VALID_O | Output 1 | 1 | Lyddata gyldigt output |
| H_SYNC_O | Produktion | 1 | Horisontal synkroniseringspuls |
| V_SYNC_O | Produktion | 1 | Aktiv vertikal synkroniseringspuls |
| DATA_ RATE_O | Produktion | 16 | Rx datahastighed. Følgende er datahastighedsværdierne:
|
| R_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "R" data |
| GÅ | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "G"-data |
| B_O | Produktion | ANTAL PIXEL ✕ Farvedybde bits | Afkodede "B" data |
| SDA_O | Produktion | 1 | I2C seriel dataudgang til DDC |
| HPD_O | Produktion | 1 | Hot plug-detekter udgangssignal |
| ACR_CTS_O | Produktion | 20 | Audio Clock Regeneration Cycle timestamp værdi |
| ACR_N_O | Produktion | 20 | Audio Clock Regeneration value (N) parameter |
| ACR_VALID_O | Produktion | 1 | Audio Clock Regeneration gyldigt signal |
| AUDIO_SAMPLE_CH1_O | Produktion | 24 | Kanal 1 lyd sample data |
| AUDIO_SAMPLE_CH2_O | Produktion | 24 | Kanal 2 lyd sample data |
| AUDIO_SAMPLE_CH3_O | Produktion | 24 | Kanal 3 lyd sample data |
| AUDIO_SAMPLE_CH4_O | Produktion | 24 | Kanal 4 lyd sample data |
| AUDIO_SAMPLE_CH5_O | Produktion | 24 | Kanal 5 lyd sample data |
| AUDIO_SAMPLE_CH6_O | Produktion | 24 | Kanal 6 lyd sample data |
| AUDIO_SAMPLE_CH7_O | Produktion | 24 | Kanal 7 lyd sample data |
| AUDIO_SAMPLE_CH8_O | Produktion | 24 | Kanal 8 lyd sample data |
Testbench-simulering (stil et spørgsmål)
Testbench leveres til at kontrollere funktionaliteten af HDMI RX kerne. Testbench fungerer kun i Native Interface, når antallet af pixels er én.
For at simulere kernen ved hjælp af testbænken skal du udføre følgende trin:
- Udvid Opret design i vinduet Designflow.
- Højreklik på Opret SmartDesign Testbench, og klik derefter på Kør, som vist i følgende figur.
Figur 5-1. Oprettelse af SmartDesign Testbench
- Indtast et navn til SmartDesign-testbænken, og klik derefter på OK.
Figur 5-2. Navngivning af SmartDesign Testbench
SmartDesign testbench oprettes, og et lærred vises til højre for Design Flow-ruden. - Naviger til Libero® SoC Catalog, vælg View > Windows > IP Catalog, og udvid derefter Solutions-Video. Dobbeltklik på HDMI RX IP (v5.4.0), og klik derefter på OK.
- Vælg alle portene, højreklik og vælg Forfrem til topniveau.
- Klik på Generer komponent på SmartDesign-værktøjslinjen.
- Højreklik på HDMI_RX_TB testbench på fanen Stimulus Hierarchy file, og klik derefter på Simuler Pre-Synth Design > Åbn interaktivt.
ModelSim®-værktøjet åbner med testbænken, som vist i den følgende figur.
Figur 5-3. ModelSim Tool med HDMI RX Testbench File
Vigtigt: If simuleringen afbrydes på grund af køretidsgrænsen angivet i DO file, brug kommandoen run -all for at fuldføre simuleringen.
Licens (stil et spørgsmål)
HDMI RX IP er forsynet med følgende to licensmuligheder:
- Krypteret: Komplet krypteret RTL-kode leveres til kernen. Den er tilgængelig gratis med enhver af Libero-licenserne, hvilket gør det muligt at instansiere kernen med SmartDesign. Du kan udføre simulering, syntese, layout og programmere FPGA-silicium ved hjælp af Libero-designpakken.
- RTL: Komplet RTL-kildekode er licenslåst, som skal købes separat.
Simuleringsresultater (stil et spørgsmål)
Følgende timingdiagram for HDMI RX IP viser videodata og kontroldataperioder.
Figur 6-1. Video data
Følgende diagram viser hsync- og vsync-udgangene for de tilsvarende styredataindgange.
Figur 6-2. Horisontal synkronisering og lodrette synkroniseringssignaler
Følgende diagram viser EDID-delen.
Figur 6-3. EDID-signaler
Ressourceudnyttelse (stil et spørgsmål)
HDMI RX IP er implementeret i PolarFire® FPGA (MPF300T – 1FCG1152I Package). Følgende tabel viser de ressourcer, der bruges, når Antal pixel = 1 pixel.
Tabel 7-1. Ressourceudnyttelse til 1 Pixel-tilstand
| Farveformat | Farvedybde | SCRAMBLER | Stof 4LUT | Stof DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Deaktiver | 987 | 1867 | 360 | 360 | 0 | 10 |
| 10 | Deaktiver | 1585 | 1325 | 456 | 456 | 11 | 9 | |
| 12 | Deaktiver | 1544 | 1323 | 456 | 456 | 11 | 9 | |
| 16 | Deaktiver | 1599 | 1331 | 492 | 492 | 14 | 9 | |
| YCbCr422 | 8 | Deaktiver | 1136 | 758 | 360 | 360 | 3 | 9 |
| YCbCr444 | 8 | Deaktiver | 1105 | 782 | 360 | 360 | 3 | 9 |
| 10 | Deaktiver | 1574 | 1321 | 456 | 456 | 11 | 9 | |
| 12 | Deaktiver | 1517 | 1319 | 456 | 456 | 11 | 9 | |
| 16 | Deaktiver | 1585 | 1327 | 492 | 492 | 14 | 9 |
Følgende tabel viser de ressourcer, der bruges, når Antal pixel = 4 pixel.
Tabel 7-2. Ressourceudnyttelse til 4 Pixel-tilstand
| Farveformat | Farvedybde | SCRAMBLER | Stof 4LUT | Stof DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Deaktiver | 1559 | 1631 | 1080 | 1080 | 9 | 27 |
| 12 | Deaktiver | 1975 | 2191 | 1344 | 1344 | 31 | 27 | |
| 16 | Deaktiver | 1880 | 2462 | 1428 | 1428 | 38 | 27 | |
| RGB | 10 | Aktiver | 4231 | 3306 | 1008 | 1008 | 3 | 27 |
| 12 | Aktiver | 4253 | 3302 | 1008 | 1008 | 3 | 27 | |
| 16 | Aktiver | 3764 | 3374 | 1416 | 1416 | 37 | 27 | |
| YCbCr422 | 8 | Deaktiver | 1485 | 1433 | 912 | 912 | 7 | 23 |
| YCbCr444 | 8 | Deaktiver | 1513 | 1694 | 1080 | 1080 | 9 | 27 |
| 12 | Deaktiver | 2001 | 2099 | 1344 | 1344 | 31 | 27 | |
| 16 | Deaktiver | 1988 | 2555 | 1437 | 1437 | 38 | 27 |
Følgende tabel viser de ressourcer, der bruges, når Antal pixel = 4 pixel og SCRAMBLER er aktiveret.
Tabel 7-3. Ressourceudnyttelse til 4 Pixel-tilstand og SCRAMBLER er aktiveret
| Farveformat | Farvedybde | SCRAMBLER | Stof 4LUT | Stof DFF | Interface 4LUT | Interface DFF | uSRAM (64×12) | LSRAM (20k) |
| RGB | 8 | Aktiver | 5029 | 5243 | 1126 | 1126 | 9 | 28 |
| YCbCr422 | 8 | Aktiver | 4566 | 3625 | 1128 | 1128 | 13 | 27 |
| YCbCr444 | 8 | Aktiver | 4762 | 3844 | 1176 | 1176 | 17 | 27 |
Systemintegration (stil et spørgsmål)
Dette afsnit viser, hvordan man integrerer IP i Libero design.
Følgende tabel viser konfigurationerne af PF XCVR, PF TX PLL og PF CCC, der kræves til forskellige opløsninger og bitbredder.
Tabel 8-1. PF XCVR, PF TX PLL og PF CCC konfigurationer
| Opløsning | Bit Bredde | PF XCVR-konfiguration | CDR REF CLOCK PUDS | PF CCC-konfiguration | |||
| RX-datahastighed | RX CDR Ref urfrekvens | RX PCS Stofbredde | Indgangsfrekvens | Udgangsfrekvens | |||
| 1 PXL (1080p60) | 8 | 1485 | 148.5 | 10 | AE27, AE28 | NA | NA |
| 1 PXL (1080p30) | 10 | 1485 | 148.5 | 10 | AE27, AE28 | 92.5 | 74 |
| 12 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 111.375 | |
| 16 | 1485 | 148.5 | 10 | AE27, AE28 | 74.25 | 148.5 | |
| 4 PXL (1080p60) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 12 | 1485 | 148.5 | 40 | AE27, AE28 | 55.725 | 37.15 | |
| 16 | 1485 | 148.5 | 40 | AE27, AE28 | 74.25 | 37.125 | |
| 4 PXL (4kp30) | 8 | 1485 | 148.5 | 40 | AE27, AE28 | NA | NA |
| 10 | 3712.5 | 148.5 | 40 | AE29, AE30 | 92.81 | 74.248 | |
| 12 | 4455 | 148.5 | 40 | AE29, AE30 | 111.375 | 74.25 | |
| 16 | 5940 | 148.5 | 40 | AE29, AE30 | 148.5 | 74.25 | |
| 4 PXL (4Kp60) | 8 | 5940 | 148.5 | 40 | AE29, AE30 | NA | NA |
HDMI RX Sample Design 1: Når den er konfigureret i farvedybde = 8-bit og antal pixel = 1 pixel, er vist i følgende figur.
Figur 8-1. HDMI RX Sampdesign 1
F.eksample, i 8-bit konfigurationer er følgende komponenter en del af designet:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) er konfigureret til TX og RX fuld duplekstilstand. RX-datahastighed på 1485 Mbps i PMA-tilstand, med databredden konfigureret som 10 bit for 1 PXL-tilstand og 148.5 MHz CDR-referenceur. TX-datahastighed på 1485 Mbps i PMA-tilstand, med databredden konfigureret som 10 bit med clock division faktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK og LANE3_CDR_REF_CLK drives fra PF_XCVR_REF_CLK med AE27, AE28 Pad ben.
- EDID CLK_I pin skal drives med 150 MHz ur med CCC.
- R_RX_CLK_I, G_RX_CLK_I og B_RX_CLK_I drives af henholdsvis LANE3_TX_CLK_R, LANE2_TX_CLK_R og LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I og B_RX_VALID_I drives af henholdsvis LANE3_RX_VAL, LANE2_RX_VAL og LANE1_RX_VAL.
- DATA_R_I, DATA_G_I og DATA_B_I drives af henholdsvis LANE3_RX_DATA, LANE2_RX_DATA og LANE1_RX_DATA.
HDMI RX Sample Design 2: Når den er konfigureret i farvedybde = 8-bit og antal pixel = 4 pixel, er vist i følgende figur.
Figur 8-2. HDMI RX Sampdesign 2
F.eksample, i 8-bit konfigurationer er følgende komponenter en del af designet:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) er konfigureret til TX og RX fuld duplekstilstand. RX-datahastighed på 1485 Mbps i PMA-tilstand, med databredden konfigureret som 40 bit for 4 PXL-tilstand og 148.5 MHz CDR-referenceur. TX-datahastighed på 1485 Mbps i PMA-tilstand, med databredden konfigureret som 40 bit med clock division faktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK og LANE3_CDR_REF_CLK drives fra PF_XCVR_REF_CLK med AE27, AE28 Pad ben.
- EDID CLK_I pin skal drives med 150 MHz ur med CCC.
- R_RX_CLK_I, G_RX_CLK_I og B_RX_CLK_I drives af henholdsvis LANE3_TX_CLK_R, LANE2_TX_CLK_R og LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I og B_RX_VALID_I drives af henholdsvis LANE3_RX_VAL, LANE2_RX_VAL og LANE1_RX_VAL.
- DATA_R_I, DATA_G_I og DATA_B_I drives af henholdsvis LANE3_RX_DATA, LANE2_RX_DATA og LANE1_RX_DATA.
HDMI RX Sample Design 3: Når den er konfigureret i farvedybde = 8-bit og antal pixel = 4 pixel-tilstand og SCRAMBLER = aktiveret, er vist i følgende figur.
Figur 8-3. HDMI RX Sampdesign 3
F.eksample, i 8-bit konfigurationer er følgende komponenter en del af designet:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) er konfigureret til TX- og RX-uafhængig tilstand. RX-datahastighed på 5940 Mbps i PMA-tilstand, med databredden konfigureret som 40 bit for 4 PXL-tilstand og 148.5 MHz CDR-referenceur. TX-datahastighed på 5940 Mbps i PMA-tilstand, med databredden konfigureret som 40 bit med clock division faktor 4.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK og LANE3_CDR_REF_CLK drives fra PF_XCVR_REF_CLK med AF29, AF30 Pad-stifter.
- EDID CLK_I pin skal køre med 150 MHz ur med CCC.
- R_RX_CLK_I, G_RX_CLK_I og B_RX_CLK_I drives af henholdsvis LANE3_TX_CLK_R, LANE2_TX_CLK_R og LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I og B_RX_VALID_I drives af henholdsvis LANE3_RX_VAL, LANE2_RX_VAL og LANE1_RX_VAL.
- DATA_R_I, DATA_G_I og DATA_B_I drives af henholdsvis LANE3_RX_DATA, LANE2_RX_DATA og LANE1_RX_DATA.
HDMI RX Sample Design 4: Når den er konfigureret i farvedybde = 12-bit og antal pixel = 4 pixel-tilstand og SCRAMBLER = aktiveret, er vist i følgende figur.
Figur 8-4. HDMI RX Sampdesign 4
F.eksample, i 12-bit konfigurationer er følgende komponenter en del af designet:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) er konfigureret til kun RX-tilstand. RX-datahastighed på 4455 Mbps i PMA-tilstand, med databredden konfigureret som 40 bit for 4 PXL-tilstand og 148.5 MHz CDR-referenceur.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK og LANE3_CDR_REF_CLK drives fra PF_XCVR_REF_CLK med AF29, AF30 Pad-stifter.
- EDID CLK_I pin skal køre med 150 MHz ur med CCC.
- R_RX_CLK_I, G_RX_CLK_I og B_RX_CLK_I drives af henholdsvis LANE3_TX_CLK_R, LANE2_TX_CLK_R og LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I og B_RX_VALID_I drives af henholdsvis LANE3_RX_VAL, LANE2_RX_VAL og LANE1_RX_VAL.
- DATA_R_I, DATA_G_I og DATA_B_I drives af henholdsvis LANE3_RX_DATA, LANE2_RX_DATA og LANE1_RX_DATA.
- PF_CCC_C0-modulet genererer et ur ved navn OUT0_FABCLK_0 med en frekvens på 74.25 MHz, afledt af et input-clock på 111.375 MHz, som drives af LANE1_RX_CLK_R.
HDMI RX Sample Design 5: Når konfigureret i Farvedybde = 8-bit, vises Antal Pixels = 4 Pixel-tilstand og SCRAMBLER = Aktiveret i følgende figur. Dette design er dynamisk datahastighed med DRI.
Figur 8-5. HDMI RX Sampdesign 5
F.eksample, i 8-bit konfigurationer er følgende komponenter en del af designet:
- PF_XCVR_ERM (PF_XCVR_ERM_C0_0) er konfigureret til RX Only-tilstand med aktiveret dynamisk rekonfigurationsgrænseflade. RX-datahastighed på 5940 Mbps i PMA-tilstand, med databredden konfigureret som 40 bit for 4 PXL-tilstand og 148.5 MHz CDR-referenceur.
- LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK og LANE3_CDR_REF_CLK drives fra PF_XCVR_REF_CLK med AF29, AF30 Pad-stifter.
- EDID CLK_I pin skal køre med 150 MHz ur med CCC.
- R_RX_CLK_I, G_RX_CLK_I og B_RX_CLK_I drives af henholdsvis LANE3_TX_CLK_R, LANE2_TX_CLK_R og LANE1_TX_CLK_R.
- R_RX_VALID_I, G_RX_VALID_I og B_RX_VALID_I drives af henholdsvis LANE3_RX_VAL, LANE2_RX_VAL og LANE1_RX_VAL.
- DATA_R_I, DATA_G_I og DATA_B_I drives af henholdsvis LANE3_RX_DATA, LANE2_RX_DATA og LANE1_RX_DATA.
Revisionshistorik (stil et spørgsmål)
Revisionshistorikken beskriver de ændringer, der blev implementeret i dokumentet. Ændringerne er listet efter revision, startende med den seneste publikation.
Tabel 9-1. Revisionshistorik
| Revision | Dato | Beskrivelse |
| D | 02/2025 | Følgende er listen over ændringer foretaget i revision C af dokumentet:
|
| C | 02/2023 | Følgende er listen over ændringer foretaget i revision C af dokumentet:
|
| B | 09/2022 | Følgende er listen over ændringer foretaget i revision B af dokumentet:
|
| A | 04/2022 | Følgende er listen over ændringer i revision A af dokumentet:
|
| 2.0 | — | Det følgende er en oversigt over ændringerne i denne revision.
|
| 1.0 | 08/2021 | Indledende revision. |
Mikrochip FPGA-understøttelse
Microchip FPGA-produktgruppen støtter sine produkter med forskellige supporttjenester, herunder kundeservice, teknisk kundesupportcenter, et webwebsted og verdensomspændende salgskontorer. Kunder foreslås at besøge Microchips onlineressourcer, før de kontakter support, da det er meget sandsynligt, at deres forespørgsler allerede er blevet besvaret. Kontakt teknisk supportcenter via website kl www.microchip.com/support. Nævn FPGA-enhedens varenummer, vælg passende sagskategori, og upload design files, mens du opretter en teknisk supportsag. Kontakt kundeservice for ikke-teknisk produktsupport, såsom produktpriser, produktopgraderinger, opdateringsoplysninger, ordrestatus og godkendelse.
- Fra Nordamerika, ring 800.262.1060
- Fra resten af verden, ring på 650.318.4460
- Fax, hvor som helst i verden, 650.318.8044
Mikrochip information
Varemærker
"Microchip"-navnet og -logoet, "M"-logoet og andre navne, logoer og mærker er registrerede og uregistrerede varemærker tilhørende Microchip Technology Incorporated eller dets tilknyttede selskaber og/eller datterselskaber i USA og/eller andre lande ("Microchip" varemærker"). Oplysninger om Microchip-varemærker kan findes på https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.
ISBN: 979-8-3371-0744-8
Juridisk meddelelse
Denne publikation og oplysningerne heri må kun bruges med Microchip-produkter, herunder til at designe, teste og integrere Microchip-produkter med din applikation. Brug af disse oplysninger på anden måde overtræder disse vilkår. Oplysninger om enhedsapplikationer gives kun for din bekvemmelighed og kan blive afløst af opdateringer. Det er dit ansvar at sikre, at din ansøgning lever op til dine specifikationer. Kontakt dit lokale Microchip salgskontor for yderligere support, eller få yderligere support på www.microchip.com/en-us/support/design-help/client-support-services.
DISSE OPLYSNINGER LEVERES AF MICROCHIP "SOM DE ER". MICROCHIP GIVER INGEN REPRÆSENTATIONER ELLER GARANTIER AF NOGEN ART, HVERKEN UDTRYKKELIGE ELLER UNDERFORSTÅEDE, SKRIFTLIGE ELLER mundtlige, LOVBESTEMMET ELLER ANDEN MÅDE, RELATET TIL OPLYSNINGERNE, INKLUSIVE MEN IKKE BEGRÆNSET TIL NOGEN STILTIENDE GARANTIER, GARANTIER OG GARANTIER. EGNETHED TIL ET BESTEMT FORMÅL ELLER GARANTIER RELATET TIL DETS TILSTAND, KVALITET ELLER YDELSE.
MICROCHIP VIL UNDER INGEN OMSTÆNDIGHEDER VÆRE ANSVARLIG FOR NOGEN INDIREKTE, SÆRLIGE, STRAFFENDE, TILFÆLDELIGE ELLER FØLGETAB, SKADER, OMKOSTNINGER ELLER UDGIFTER AF NOGEN ART, SOM ER RELATET TIL OPLYSNINGERNE ELLER DERES ANVENDELSE, UNDER ANDET ELLER ARGANG. MULIGHEDEN ELLER SKADERNE ER FORUDSIGELIGE. I DET FULDSTÆNDE OMFANG, DET ER TILLADT AF LOVEN, VIL MICROCHIPS SAMLEDE ANSVAR PÅ ALLE KRAV PÅ NOGEN MÅDE RELATET TIL INFORMATIONEN ELLER DERES ANVENDELSE IKKE OVERstige BELØBET, HVIS NOGET, SOM DU HAR BETALT DIREKTE TIL MICRATIONOCHIP.
Brug af Microchip-enheder i livsstøtte- og/eller sikkerhedsapplikationer er helt på købers risiko, og køberen indvilliger i at forsvare, skadesløsholde og holde Microchip skadesløs fra enhver skade, krav, sager eller udgifter som følge af sådan brug. Ingen licenser videregives, implicit eller på anden måde, under nogen af Microchips intellektuelle ejendomsrettigheder, medmindre andet er angivet.
Mikrochip-enheder kodebeskyttelsesfunktion
Bemærk følgende detaljer om kodebeskyttelsesfunktionen på Microchip-produkter:
- Microchip-produkter opfylder specifikationerne i deres særlige Microchip-datablad.
- Microchip mener, at dens familie af produkter er sikre, når de bruges på den tilsigtede måde, inden for driftsspecifikationerne og under normale forhold.
- Microchip værdsætter og beskytter aggressivt sine intellektuelle ejendomsrettigheder. Forsøg på at bryde kodebeskyttelsesfunktionerne i Microchip-produkter er strengt forbudt og kan være i strid med Digital Millennium Copyright Act.
- Hverken Microchip eller nogen anden halvlederproducent kan garantere sikkerheden af deres kode. Kodebeskyttelse betyder ikke, at vi garanterer, at produktet er "ubrydeligt". Kodebeskyttelse er i konstant udvikling. Microchip er forpligtet til løbende at forbedre kodebeskyttelsesfunktionerne i vores produkter.
© 2025 Microchip Technology Inc. og dets datterselskaber
FAQ
- Sp: Hvordan opdaterer jeg HDMI RX IP-kernen?
A: IP-kernen kan opdateres gennem Libero SoC-software eller manuelt downloades fra kataloget. Når det først er installeret i Libero SoC software IP Catalog, kan det konfigureres, genereres og instansieres i SmartDesign til inklusion i projektet.
Dokumenter/ressourcer
 |
MICROCHIP PolarFire FPGA High Definition Multimedia Interface HDMI-modtager [pdfBrugervejledning PolarFire FPGA, PolarFire FPGA High Definition Multimedia Interface HDMI Receiver, High Definition Multimedia Interface HDMI Receiver, Multimedia Interface HDMI Receiver, Interface HDMI Receiver, HDMI Receiver |
