Riċevitur HDMI tal-Interfaċċja Multimedjali ta' Definizzjoni Għolja MICROCHIP PolarFire FPGA

Introduzzjoni (Saqsi Mistoqsija)
Ir-riċevitur IP tal-High-Definition Multimedia Interface (HDMI) ta' Microchip jappoġġja r-riċeviment tad-dejta tal-vidjow u tad-dejta tal-pakketti tal-awdjo deskritti fl-ispeċifikazzjoni standard tal-HDMI. HDMI RX IP huwa ddisinjat speċifikament għal apparati PolarFire® FPGA u PolarFire System on Chip (SoC) FPGA li jappoġġjaw HDMI 2.0 għal riżoluzzjonijiet sa 1920 × 1080 f'60 Hz f'modalità ta' pixel wieħed u sa 3840 × 2160 f'60 Hz f'modalità ta' erba' pixels. RX IP jappoġġja Hot Plug Detect (HPD) għall-monitoraġġ tal-qawwa mixgħula jew mitfija u avvenimenti ta' spluggjar jew plug biex jindika komunikazzjoni bejn is-sors HDMI u s-sink HDMI.

Is-sors HDMI juża l-kanal tad-Data tal-Wiri (DDC) biex jaqra d-Data ta' Identifikazzjoni tal-Wiri Estiża (EDID) tas-sink biex jiskopri l-konfigurazzjoni u/jew il-kapaċitajiet tas-Sink. L-HDMI RX IP għandu EDID ipprogrammat minn qabel, li sors HDMI jista' jaqra permezz ta' kanal I2C standard. It-transceivers tal-apparat PolarFire FPGA u PolarFire SoC FPGA jintużaw flimkien mal-RX IP biex jiddeserjalizzaw id-data serjali f'data ta' 10-bit. Il-kanali tad-data fl-HDMI huma permessi li jkollhom skew konsiderevoli bejniethom. L-HDMI RX IP ineħħi l-skew fost il-kanali tad-data bl-użu ta' First-In First-Out (FIFOs). Dan l-IP jikkonverti d-data tas-Sinjalar Differenzjali Minimizzat tat-Tranżizzjoni (TMDS) riċevuta mis-sors HDMI permezz tat-transceiver f'data tal-pixel RGB ta' 24-bit, data awdjo ta' 24-bit u sinjali ta' kontroll. L-erba' tokens ta' kontroll standard speċifikati fil-protokoll HDMI jintużaw biex jallinjaw il-fażi tad-data waqt id-deserjalizzazzjoni.

Sommarju

It-tabella li ġejja tipprovdi sommarju tal-karatteristiċi tal-HDMI RX IP.

Tabella 1. Karatteristiċi tal-HDMI RX IP

Verżjoni Core	Din il-gwida għall-utent tappoġġja HDMI RX IP v5.4.
Familji ta' Apparat Appoġġjati	PolarFire® SoC PolarFire
Fluss tal-Għodda Appoġġjati	Jeħtieġ Libero® SoC v12.0 jew rilaxxi aktar tard.
Interfaces Appoġġjati	L-interfejsijiet appoġġjati mill-HDMI RX IP huma: AXI4-Stream: Dan il-qalba jappoġġja AXI4-Stream għall-portijiet tal-ħruġ. Meta kkonfigurat f'din il-modalità, l-IP joħroġ sinjali standard ta' lmenti AXI4 Stream. Nattiv: Meta kkonfigurat f'din il-modalità, l-IP joħroġ sinjali tal-vidjo u tal-awdjo nattivi.
Liċenzjar	HDMI RX IP huwa pprovdut biż-żewġ għażliet ta' liċenzja li ġejjin: Kriptat: Kodiċi RTL kriptat sħiħ huwa pprovdut għall-qalba. Huwa disponibbli b'xejn ma' kwalunkwe liċenzja Libero, li jippermetti li l-qalba tiġi istanzjata bi SmartDesign. Tista' twettaq Simulazzjoni, Sinteżi, Tqassim u tipprogramma s-silikon FPGA billi tuża s-suite tad-disinn Libero. RTL: Il-kodiċi tas-sors RTL sħiħ huwa msakkar bil-liċenzja, li trid tinxtara separatament.

Karatteristiċi

L-HDMI RX IP għandu l-karatteristiċi li ġejjin:

• Kompatibbli għal HDMI 2.0
• Jappoġġja Fond tal-Kulur ta' 8, 10, 12 u 16-il Bit
• Jappoġġja Formati tal-Kulur bħal RGB, YUV 4:2:2 u YUV 4:4:4
• Jappoġġja Pixel Wieħed jew Erba' għal Kull Input tal-Arloġġ
• Jappoġġja Riżoluzzjonijiet sa 1920 ✕ 1080 f'60 Hz fil-modalità ta' Pixel Wieħed u sa 3840 ✕ 2160 f'60 Hz fil-modalità ta' Erba' Pixel.
• Jidentifika l-Hot-Plug
• Jappoġġja l-Iskema ta' Dekodifikazzjoni – TMDS
• Jappoġġja l-Input DVI
• Jappoġġja l-Kanal tad-Data tal-Wiri (DDC) u l-Kanal tad-Data tal-Wiri Mtejjeb (E-DDC)
• Jappoġġja l-Interfaċċja tal-Vidjo Nattiva u AXI4 Stream għat-Trasferiment tad-Data tal-Vidjo
• Jappoġġja l-Interfaċċja tal-Awdjo Nattiva u AXI4 Stream għat-Trasferiment tad-Dejta tal-Awdjo

Karatteristiċi mhux appoġġjati

Dawn huma l-karatteristiċi mhux appoġġjati ta' HDMI RX IP:

• Il-format tal-kulur 4:2:0 mhux appoġġjat.
• Firxa Dinamika Għolja (HDR) u Protezzjoni ta' Kontenut Diġitali b'Wisa' ta' Banda Għolja (HDCP) mhumiex appoġġjati.
• Ir-Rata ta' Riffriskar Varjabbli (VRR) u l-Modalità ta' Latenza Baxxa Awtomatika (ALLM) mhumiex appoġġjati.
• Il-parametri tal-Ħin Orizzontali li mhumiex diviżibbli b'erbgħa fil-modalità Erba' Pixel mhumiex appoġġjati.

Istruzzjonijiet għall-installazzjoni
Il-qalba tal-IP trid tiġi installata fil-Katalgu tal-IP tas-softwer Libero® SoC awtomatikament permezz tal-funzjoni tal-aġġornament tal-Katalgu tal-IP fis-softwer Libero SoC, jew titniżżel manwalment mill-katalgu. Ladarba l-qalba tal-IP tiġi installata fil-Katalgu tal-IP tas-softwer Libero SoC, din tiġi kkonfigurata, iġġenerata u istanzjata fi ħdan Smart Design għall-inklużjoni fil-proġett Libero.

Apparati Sors Ittestjati (Saqsi Mistoqsija)

It-tabella li ġejja telenka l-apparati tas-sors ittestjati.

Tabella 1-1. Sorsi u Apparati Ttestjati

Apparati	Modalità Pixel	Riżoluzzjonijiet Ittestjati	Fond tal-Kulur (Bit)	Modalità tal-Kulur	Awdjo
Analizzatur HDMI quantumdata™ M41h	1	720P 30 FPS, 720P 60 FPS u 1080P 60 FPS	8	RGB, YUV444 u YUV422	Iva
		1080P 30 FPS	8, 10, 12 u 16
	4	720P 30 FPS, 1080P 30 FPS u 4K 60 FPS	8
		1080P 60 FPS	8, 12 u 16
		4K 30 FPS	8, 10, 12 u 16
Lenovo™ 20U1A007IG	1	1080P 60 FPS	8	RGB	Iva
	4	1080P 60 FPS u 4K 30 FPS
Dell Latitude 3420	1	1080P 60 FPS	8	RGB	Iva
	4	4K 30 FPS u 4K 60 FPS
Tester tal-HDMI® Astro VA-1844A	1	720P 30 FPS, 720P 60 FPS u 1080P 60 FPS	8	RGB, YUV444 u YUV422	Iva
		1080P 30 FPS	8, 10, 12 u 16
	4	720P 30 FPS, 1080P 30 FPS u 4K 30 FPS	8
		1080P 30 FPS	8, 12 u 16
NVIDIA® Jetson AGX Orin 32GB H01 Kit	1	1080P 30 FPS	8	RGB	Nru
	4	4K 60 FPS

Konfigurazzjoni tal-HDMI RX IP (Saqsi Mistoqsija)

Din it-taqsima tipprovdi overview tal-interfaċċja tal-Konfiguratur IP HDMI RX u l-komponenti tiegħu. Il-Konfiguratur IP HDMI RX jipprovdi interfaċċja grafika biex jiġi ssettjat il-qalba tal-HDMI RX. Dan il-konfiguratur jippermetti lill-utent jagħżel parametri bħal Numru ta' Pixels, Numru ta' kanali awdjo, Interfaċċja tal-Vidjo, Interfaċċja tal-Awdjo, SCRAMBLER, Fond tal-Kulur, Format tal-Kulur, Testbench u Liċenzja. L-interfaċċja tal-Konfiguratur tinkludi menus dropdown u għażliet biex jiġu personalizzati s-settings. Il-konfigurazzjonijiet ewlenin huma deskritti fit-Tabella 4-1. Il-figura li ġejja tipprovdi deskrizzjoni dettaljata view tal-interfaċċja tal-Konfiguratur IP HDMI RX.

Figura 2-1. Konfiguratur tal-IP tal-HDMI RX

L-interfaċċja tinkludi wkoll buttuni OK u Ikkanċella biex tikkonferma jew twarrab il-konfigurazzjonijiet.

Implimentazzjoni tal-Hardware (Staqsi Mistoqsija)

Il-figuri li ġejjin jiddeskrivu l-interfaċċja HDMI RX IP bit-transceiver (XCVR).

Figura 3-1. Dijagramma tal-Blokk tal-HDMI RX

Figura 3-2. Dijagramma tal-Blokkijiet Dettaljata tar-Riċevitur

HDMI RX jikkonsisti fi tliet stages:

• L-allinjatur tal-fażi jallinja d-dejta parallela fir-rigward tal-konfini tat-tokens tal-kontroll bl-użu taż-żliq tal-bits tat-transceiver.
• Id-dekoder TMDS jikkonverti d-dejta kkodifikata ta' 10-bit f'dejta ta' pixel tal-vidjow ta' 8-bit, dejta ta' pakkett awdjo ta' 4-bit u sinjali ta' kontroll ta' 2-bit.
• Il-FIFOs ineħħu l-iskew bejn l-arloġġi tal-korsiji R, G u B.

Allinjatur tal-Fażi (Saqsi Mistoqsija)
Id-dejta parallela ta' 10 bits mill-XCVR mhux dejjem tkun allinjata fir-rigward tal-konfini tal-kliem kodifikati mit-TMDS. Id-dejta parallela teħtieġ li tiġi mċaqalqa u allinjata sabiex tiġi dekodifikata. L-allinjatur tal-fażi jallinja d-dejta parallela li tidħol mal-konfini tal-kliem bl-użu tal-karatteristika bit-slip fl-XCVR. L-XCVR fil-modalità Per-Monitor DPI Awareness (PMA) jippermetti l-karatteristika bit-slip, fejn jaġġusta l-allinjament tal-kelma deserjalizzata ta' 10 bits b'1 bit. Kull darba, wara li tiġi aġġustata l-pożizzjoni ta' slip tal-kelma ta' 10 bits b'1 bit, din tiġi mqabbla ma' kwalunkwe wieħed mill-erba' tokens ta' kontroll tal-protokoll HDMI biex tissakkar il-pożizzjoni matul il-perjodu ta' kontroll. Il-kelma ta' 10 bits hija allinjata b'mod korrett u kkunsidrata valida għas-segment li jmiss.tagKull kanal tal-kulur għandu l-allinjatur tal-fażi tiegħu stess, id-dekodifikatur tat-TMDS jibda jiddekodifika biss meta l-allinjaturi tal-fażi kollha jkunu msakkra biex jikkoreġu l-konfini tal-kliem.

Dekoder TMDS (Saqsi Mistoqsija)
Id-dekodifikatur TMDS jiddekodifika d-deserjalizzata ta' 10 bit mit-transceiver f'dejta ta' pixel ta' 8 bit matul il-perjodu tal-vidjo. HSYNC, VSYNC u PACKET HEADER huma ġġenerati matul il-perjodu ta' kontroll mid-dejta tal-kanal blu ta' 10 bit. Id-dejta tal-pakkett awdjo hija dekodifikata fuq il-kanali R u G kull wieħed b'erba' bits. Id-dekodifikatur TMDS ta' kull kanal jopera fuq l-arloġġ tiegħu stess. Għalhekk, jista' jkollu ċertu skew bejn il-kanali.

De-Skew minn Kanal għal Kanal (Saqsi Mistoqsija)
Loġika ta' de-skew ibbażata fuq FIFO tintuża biex tneħħi l-iskew bejn il-kanali. Kull kanal jirċievi sinjal validu mill-unitajiet ta' allinjament tal-fażi biex jindika jekk id-dejta ta' 10-bit li tidħol mill-allinjatur tal-fażi hijiex valida. Jekk il-kanali kollha huma validi (ikunu laħqu allinjament tal-fażi), il-modulu FIFO jibda jgħaddi d-dejta permezz tal-modulu FIFO billi juża sinjali ta' attivazzjoni tal-qari u l-kitba (jikteb u jaqra kontinwament). Meta jiġi skopert token ta' kontroll fi kwalunkwe waħda mill-outputs tal-FIFO, il-fluss tal-qari jiġi sospiż, u jiġi ġġenerat sinjal ta' markatur skopert biex jindika l-wasla ta' markatur partikolari fil-fluss tal-vidjo. Il-fluss tal-qari jerġa' jibda biss meta dan il-markatur ikun wasal fuq it-tliet kanali kollha. B'riżultat ta' dan, l-iskew rilevanti jitneħħa. Il-FIFOs b'arloġġ doppju jissinkronizzaw it-tliet flussi ta' dejta mal-arloġġ tal-kanal blu biex ineħħu l-iskew rilevanti. Il-figura li ġejja tiddeskrivi t-teknika ta' de-skew minn kanal għal kanal.

Figura 3-3. Tneħħija tal-Inklinazzjoni minn Kanal għal Kanal

DDC (Saqsi Mistoqsija)
Id-DDC huwa kanal ta' komunikazzjoni bbażat fuq l-ispeċifikazzjoni tal-bus I2C. Is-sors juża kmandi I2C biex jaqra informazzjoni mill-E-EDID ta' sink b'indirizz slave. L-HDMI RX IP juża EDID predefinit b'riżoluzzjoni multipla li jappoġġja riżoluzzjonijiet sa 1920 ✕ 1080 f'60 Hz fil-modalità One Pixel u sa 3840 ✕ 2160 f'60 Hz fil-modalità Four Pixel.
L-EDID jirrappreżenta l-isem tal-wiri bħala display HDMI tal-Microchip.

Parametri u Sinjali tal-Interfaċċja HDMI RX (Saqsi Mistoqsija)

Din it-taqsima tiddiskuti l-parametri fil-konfiguratur tal-GUI tal-HDMI RX u s-sinjali I/O.

Parametri ta' Konfigurazzjoni (Saqsi Mistoqsija)
It-tabella li ġejja telenka l-parametri tal-konfigurazzjoni fl-HDMI RX IP.

Tabella 4-1. Parametri tal-Konfigurazzjoni

Isem tal-Parametru	Deskrizzjoni
Format tal-Kulur	Jiddefinixxi l-ispazju tal-kulur. Jappoġġja l-formati tal-kulur li ġejjin: RGB YCbCr422 YCbCr444
Profond tal-Kulur	Jispeċifika n-numru ta' bits għal kull komponent tal-kulur. Jappoġġja 8, 10, 12 u 16-il bit għal kull komponent.
Numru ta 'Pixels	Jindika n-numru ta' pixels għal kull input ta' arloġġ: Pixel għal kull arloġġ = 1 Pixel għal kull arloġġ = 4
SCRAMBLER	Appoġġ għal riżoluzzjoni 4K b'60 frejm kull sekonda: Meta 1, l-appoġġ Scrambler ikun attivat Meta jkun 0, l-appoġġ għall-Scrambler ikun diżattivat
Numru ta' kanali tal-awdjo	Jappoġġja numru ta' kanali awdjo: 2 kanali awdjo 8 kanali awdjo
Interfaċċa tal-Vidjo	Nixxiegħa indiġena u AXI
Interface Awdjo	Nixxiegħa indiġena u AXI
Bank tat-test	Jippermetti l-għażla ta' ambjent ta' test bench. Jappoġġja l-għażliet li ġejjin ta' test bench: Utent Xejn
Liċenzja	Jispeċifika t-tip ta' liċenzja. Jipprovdi ż-żewġ għażliet ta' liċenzja li ġejjin: RTL Encrypted

Portijiet (Staqsi Mistoqsija)
It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-HDMI RX IP għall-interfaċċja Nattiva meta l-Format tal-Kulur huwa RGB.

Tabella 4-2. Input u Output għall-Interface Nattiva

Isem tas-Sinjal	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
RESET_N_I	Input	1	Sinjal ta' reset asinkroniku attiv-baxx
R_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal "R" minn XCVR
G_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal "G" minn XCVR
B_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal "B" minn XCVR
EDID_RESET_N_I	Input	1	Sinjal ta' reset edid asinkroniku attiv-baxx
R_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-kanal "R"
G_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-kanal "G"
B_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-kanal "B"

Isem tas-Sinjal	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
DATA_R_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-kanal "R" minn XCVR
DATA_G_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-kanal "G" minn XCVR
DATA_B_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-kanal "B" minn XCVR
SCL_I	Input	1	Input tal-arloġġ tas-serje I2C għal DDC
HPD_I	Input	1	Sinjal tad-dħul ta' skoperta ta' hot plug. Is-sors huwa konness mas-sink. Is-sinjal HPD għandu jkun għoli.
SDA_I	Input	1	Input tad-dejta serjali I2C għal DDC
EDID_CLK_I	Input	1	Arloġġ tas-sistema għall-modulu I2C
BIT_SLIP_R_O	Output	1	Sinjal ta' slip tal-bit għall-kanal "R" tat-transceiver
BIT_SLIP_G_O	Output	1	Sinjal ta' żliq tal-bit għall-kanal "G" tat-transceiver
BIT_SLIP_B_O	Output	1	Sinjal ta' żliq tal-bit għall-kanal "B" tat-transceiver
VIDEO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta tal-vidjo
AWDJO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta awdjo
H_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni orizzontali
V_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni vertikali attiva
R_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “R” dekodifikata
G_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “G” dekodifikata
B_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “B” dekodifikata
SDA_O	Output	1	Ħruġ tad-dejta serjali I2C għal DDC
HPD_O	Output	1	Sinjal tal-ħruġ ta' skoperta ta' plug sħun
ACR_CTS_O	Output	20	Ħinijiet taċ-Ċiklu ta' Riġenerazzjoni tal-Arloġġ tal-Awdjoamp valur
ACR_N_O	Output	20	Parametru tal-valur tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo (N)
ACR_VALID_O	Output	1	Sinjal validu tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo
AWDJO_SAMPLE_CH1_O	Output	24	Awdjo tal-Kanal 1ample data
AWDJO_SAMPLE_CH2_O	Output	24	Awdjo tal-Kanal 2ample data
AWDJO_SAMPLE_CH3_O	Output	24	Awdjo tal-Kanal 3ample data
AWDJO_SAMPLE_CH4_O	Output	24	Awdjo tal-Kanal 4ample data
AWDJO_SAMPLE_CH5_O	Output	24	Awdjo tal-Kanal 5ample data
AWDJO_SAMPLE_CH6_O	Output	24	Awdjo tal-Kanal 6ample data
AWDJO_SAMPLE_CH7_O	Output	24	Awdjo tal-Kanal 7ample data
AWDJO_SAMPLE_CH8_O	Output	24	Awdjo tal-Kanal 8ample data
HDMI_DVI_MODE_O	Output	1	Dawn li ġejjin huma ż-żewġ modi: 1: Modalità HDMI 0: Modalità DVI

It-tabella li ġejja tiddeskrivi l-portijiet tad-dħul u tal-ħruġ tal-HDMI RX IP għall-AXI4 Stream Video Interface.
Tabella 4-3. Portijiet tad-Dħul u tal-Ħruġ għall-Interfaċċja tal-Vidjow Stream AXI4

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
TDATA_O	Output	NUMRU TA' PIXELS ✕ Fond tal-Kulur ✕ 3 bits	Dejta tal-vidjo tal-ħruġ [R, G, B]
TVALID_O	Output	1	Vidjo tal-ħruġ validu

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
TLAST_O	Output	1	Sinjal tat-tmiem tal-qafas tal-ħruġ
TUSER_O	Output	3	bit 0 = VSYNC bit 1 = Hsync  bit 2 = 0 bit 3 = 0
TSRB_O	Output	3	Strobe tad-dejta tal-vidjo tal-ħruġ
TKEEP_O	Output	3	Żomm id-dejta tal-vidjo tal-ħruġ

It-tabella li ġejja tiddeskrivi l-portijiet tad-dħul u tal-ħruġ tal-HDMI RX IP għall-AXI4 Stream Audio Interface.

Tabella 4-4. Portijiet tad-Dħul u tal-Ħruġ għall-Interfaċċja tal-Awdjo Stream AXI4

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
AWDJO_TDATA_O	Output	24	Dejta awdjo tal-ħruġ
AWDJO_TID_O	Output	3	Kanal tal-awdjo tal-ħruġ
AWDJO_TVALID_O	Output	1	Sinjal validu tal-awdjo tal-ħruġ

It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-HDMI RX IP għall-interfaċċja Nattiva meta l-Format tal-Kulur huwa YUV444.

Tabella 4-5. Input u Output għall-Interface Nattiva

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
RESET_N_I	Input	1	Sinjal ta' reset asinkroniku attiv-baxx
LANE3_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal Lane 3 minn XCVR
LANE2_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal Lane 2 minn XCVR
LANE1_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal Lane 1 minn XCVR
EDID_RESET_N_I	Input	1	Sinjal ta' reset edid asinkroniku attiv-baxx
LANE3_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-Karreġġjata 3
LANE2_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-Karreġġjata 2
LANE1_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-Karreġġjata 1
DATA_LANE3_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-Karreġġjata 3 minn XCVR
DATA_LANE2_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-Karreġġjata 2 minn XCVR
DATA_LANE1_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-Karreġġjata 1 minn XCVR
SCL_I	Input	1	Input tal-arloġġ tas-serje I2C għal DDC
HPD_I	Input	1	Sinjal tad-dħul ta' skoperta ta' hot plug. Is-sors huwa konness mas-sink. Is-sinjal HPD għandu jkun għoli.
SDA_I	Input	1	Input tad-dejta serjali I2C għal DDC
EDID_CLK_I	Input	1	Arloġġ tas-sistema għall-modulu I2C
BIT_SLIP_LANE3_O	Output	1	Sinjal ta' żliq tal-bit għal-Lane 3 tat-transceiver
BIT_SLIP_LANE2_O	Output	1	Sinjal ta' żliq tal-bit għal-Lane 2 tat-transceiver
BIT_SLIP_LANE1_O	Output	1	Sinjal ta' żliq tal-bit għal-Lane 1 tat-transceiver
VIDEO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta tal-vidjo
AWDJO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta awdjo
H_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni orizzontali
V_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni vertikali attiva

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
Y_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “Y” dekodifikata
Cb_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “Cb” dekodifikata
Cr_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “Cr” dekodifikata
SDA_O	Output	1	Ħruġ tad-dejta serjali I2C għal DDC
HPD_O	Output	1	Sinjal tal-ħruġ ta' skoperta ta' plug sħun
ACR_CTS_O	Output	20	Ħin taċ-Ċiklu ta' Riġenerazzjoni tal-Arloġġ tal-Awdjoamp valur
ACR_N_O	Output	20	Parametru tal-valur tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo (N)
ACR_VALID_O	Output	1	Sinjal validu tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo
AWDJO_SAMPLE_CH1_O	Output	24	Awdjo tal-Kanal 1ample data
AWDJO_SAMPLE_CH2_O	Output	24	Awdjo tal-Kanal 2ample data
AWDJO_SAMPLE_CH3_O	Output	24	Awdjo tal-Kanal 3ample data
AWDJO_SAMPLE_CH4_O	Output	24	Awdjo tal-Kanal 4ample data
AWDJO_SAMPLE_CH5_O	Output	24	Awdjo tal-Kanal 5ample data
AWDJO_SAMPLE_CH6_O	Output	24	Awdjo tal-Kanal 6ample data
AWDJO_SAMPLE_CH7_O	Output	24	Awdjo tal-Kanal 7ample data
AWDJO_SAMPLE_CH8_O	Output	24	Awdjo tal-Kanal 8ample data

It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-HDMI RX IP għall-interfaċċja Nattiva meta l-Format tal-Kulur huwa YUV422.

Tabella 4-6. Input u Output għall-Interface Nattiva

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
RESET_N_I	Input	1	Sinjal ta' reset asinkroniku attiv-baxx
LANE3_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal Lane 3 minn XCVR
LANE2_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal Lane 2 minn XCVR
LANE1_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal Lane 1 minn XCVR
EDID_RESET_N_I	Input	1	Sinjal ta' reset edid asinkroniku attiv-baxx
LANE3_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-Karreġġjata 3
LANE2_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-Karreġġjata 2
LANE1_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-Karreġġjata 1
DATA_LANE3_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-Karreġġjata 3 minn XCVR
DATA_LANE2_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-Karreġġjata 2 minn XCVR
DATA_LANE1_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-Karreġġjata 1 minn XCVR
SCL_I	Input	1	Input tal-arloġġ tas-serje I2C għal DDC
HPD_I	Input	1	Sinjal tad-dħul ta' skoperta ta' hot plug. Is-sors huwa konness mas-sink. Is-sinjal HPD għandu jkun għoli.
SDA_I	Input	1	Input tad-dejta serjali I2C għal DDC
EDID_CLK_I	Input	1	Arloġġ tas-sistema għall-modulu I2C
BIT_SLIP_LANE3_O	Output	1	Sinjal ta' żliq tal-bit għal-Lane 3 tat-transceiver
BIT_SLIP_LANE2_O	Output	1	Sinjal ta' żliq tal-bit għal-Lane 2 tat-transceiver
BIT_SLIP_LANE1_O	Output	1	Sinjal ta' żliq tal-bit għal-Lane 1 tat-transceiver
VIDEO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta tal-vidjo

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
AWDJO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta awdjo
H_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni orizzontali
V_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni vertikali attiva
Y_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “Y” dekodifikata
Ċ_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “C” dekodifikata
SDA_O	Output	1	Ħruġ tad-dejta serjali I2C għal DDC
HPD_O	Output	1	Sinjal tal-ħruġ ta' skoperta ta' plug sħun
ACR_CTS_O	Output	20	Ħin taċ-Ċiklu ta' Riġenerazzjoni tal-Arloġġ tal-Awdjoamp valur
ACR_N_O	Output	20	Parametru tal-valur tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo (N)
ACR_VALID_O	Output	1	Sinjal validu tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo
AWDJO_SAMPLE_CH1_O	Output	24	Awdjo tal-Kanal 1ample data
AWDJO_SAMPLE_CH2_O	Output	24	Awdjo tal-Kanal 2ample data
AWDJO_SAMPLE_CH3_O	Output	24	Awdjo tal-Kanal 3ample data
AWDJO_SAMPLE_CH4_O	Output	24	Awdjo tal-Kanal 4ample data
AWDJO_SAMPLE_CH5_O	Output	24	Awdjo tal-Kanal 5ample data
AWDJO_SAMPLE_CH6_O	Output	24	Awdjo tal-Kanal 6ample data
AWDJO_SAMPLE_CH7_O	Output	24	Awdjo tal-Kanal 7ample data
AWDJO_SAMPLE_CH8_O	Output	24	Awdjo tal-Kanal 8ample data

It-tabella li ġejja telenka l-portijiet tad-dħul u tal-ħruġ tal-HDMI RX IP għall-interfaċċja Nattiva meta SCRAMBLER ikun Attivat.

Tabella 4-7. Input u Output għall-Interface Nattiva

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
RESET_N_I	Input	1	Sinjal ta' reset asinkroniku attiv-baxx
R_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal "R" minn XCVR
G_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal "G" minn XCVR
B_RX_CLK_I	Input	1	Arloġġ parallel għall-kanal "B" minn XCVR
EDID_RESET_N_I	Input	1	Sinjal ta' reset edid asinkroniku attiv-baxx
KEJBIL_HDMI_CLK_I	Input	1	Arloġġ tal-kejbil mis-sors HDMI
R_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-kanal "R"
G_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-kanal "G"
B_RX_VALID_I	Input	1	Sinjal validu minn XCVR għal dejta parallela tal-kanal "B"
DATA_R_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-kanal "R" minn XCVR
DATA_G_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-kanal "G" minn XCVR
DATA_B_I	Input	NUMRU TA' PIXELS ✕ 10 bits	Irċevejt dejta parallela tal-kanal "B" minn XCVR
SCL_I	Input	1	Input tal-arloġġ tas-serje I2C għal DDC
HPD_I	Input	1	Sinjal tad-dħul ta' skoperta ta' hot plug. Is-sors huwa konness mas-sink, u s-sinjal HPD għandu jkun għoli.
SDA_I	Input	1	Input tad-dejta serjali I2C għal DDC
EDID_CLK_I	Input	1	Arloġġ tas-sistema għall-modulu I2C
BIT_SLIP_R_O	Output	1	Sinjal ta' slip tal-bit għall-kanal "R" tat-transceiver
BIT_SLIP_G_O	Output	1	Sinjal ta' żliq tal-bit għall-kanal "G" tat-transceiver

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
BIT_SLIP_B_O	Output	1	Sinjal ta' żliq tal-bit għall-kanal "B" tat-transceiver
VIDEO_DATA_VALID_O	Output	1	Ħruġ validu tad-dejta tal-vidjo
AWDJO_DATA_VALID_O	Prodott1	1	Ħruġ validu tad-dejta awdjo
H_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni orizzontali
V_SYNC_O	Output	1	Polz ta 'sinkronizzazzjoni vertikali attiva
RATA_TAD-DATA_O	Output	16	Rata tad-dejta Rx. Dawn li ġejjin huma l-valuri tar-rata tad-dejta: x1734 = 5940 Mbps x0B9A = 2960 Mbps  x05CD = 1485 Mbps x2E6 = 742.5 Mbps
R_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “R” dekodifikata
G_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “G” dekodifikata
B_O	Output	NUMRU TA' PIXELS ✕ Bits tal-Fond tal-Kulur	Dejta “B” dekodifikata
SDA_O	Output	1	Ħruġ tad-dejta serjali I2C għal DDC
HPD_O	Output	1	Sinjal tal-ħruġ ta' skoperta ta' plug sħun
ACR_CTS_O	Output	20	Ħin taċ-Ċiklu ta' Riġenerazzjoni tal-Arloġġ tal-Awdjoamp valur
ACR_N_O	Output	20	Parametru tal-valur tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo (N)
ACR_VALID_O	Output	1	Sinjal validu tar-Riġenerazzjoni tal-Arloġġ tal-Awdjo
AWDJO_SAMPLE_CH1_O	Output	24	Awdjo tal-Kanal 1ample data
AWDJO_SAMPLE_CH2_O	Output	24	Awdjo tal-Kanal 2ample data
AWDJO_SAMPLE_CH3_O	Output	24	Awdjo tal-Kanal 3ample data
AWDJO_SAMPLE_CH4_O	Output	24	Awdjo tal-Kanal 4ample data
AWDJO_SAMPLE_CH5_O	Output	24	Awdjo tal-Kanal 5ample data
AWDJO_SAMPLE_CH6_O	Output	24	Awdjo tal-Kanal 6ample data
AWDJO_SAMPLE_CH7_O	Output	24	Awdjo tal-Kanal 7ample data
AWDJO_SAMPLE_CH8_O	Output	24	Awdjo tal-Kanal 8ample data

Simulazzjoni tal-Bank tat-Test (Staqsi Mistoqsija)

Testbench huwa pprovdut biex jivverifika l-funzjonalità tal-qalba HDMI RX. Testbench jaħdem biss fl-Interfaċċja Nattiva meta n-numru ta' pixels huwa wieħed.

Biex tissimula l-qalba billi tuża l-bank tat-test, wettaq il-passi li ġejjin:

1. Fit-tieqa tal-Fluss tad-Disinn, espandi Oħloq Disinn.
2. Ikklikkja bil-lemin fuq Oħloq SmartDesign Testbench, u mbagħad ikklikkja Mexxi, kif muri fil-figura li ġejja.
   Figura 5-1. Il-Ħolqien ta' SmartDesign Testbench
3. Daħħal isem għat-testbench ta' SmartDesign, u mbagħad ikklikkja OK.
   Figura 5-2. L-għoti ta' ismijiet lil SmartDesign TestbenchJinħoloq testbench SmartDesign, u jidher tila fuq il-lemin tal-pannell tal-Fluss tad-Disinn.
4. Innaviga lejn il-Katalgu Libero® SoC, agħżel View > Windows > IP Catalog, u mbagħad espandi Solutions-Video. Ikklikkja darbtejn fuq HDMI RX IP (v5.4.0) u mbagħad ikklikkja OK.
5. Agħżel il-portijiet kollha, ikklikkja bil-lemin u agħżel Promote to Top Level.
6. Fuq il-bar tal-għodda ta' SmartDesign, ikklikkja Iġġenera Komponent.
7. Fit-tab Ġerarkija tal-Istimulu, ikklikkja bil-lemin fuq it-testbench HDMI_RX_TB file, u mbagħad ikklikkja Simulate Pre-Synth Design > Iftaħ b'mod interattiv.

L-għodda ModelSim® tiftaħ bil-bank tat-test, kif muri fil-figura li ġejja.

Figura 5-3. L-Għodda ModelSim b'HDMI RX Testbench File

Importanti: IJekk is-simulazzjoni tiġi interrotta minħabba l-limitu tal-ħin tal-eżekuzzjoni speċifikat fid-DO file, uża l-kmand run -all biex tlesti s-simulazzjoni.

Liċenzja (Saqsi Mistoqsija)

HDMI RX IP huwa pprovdut biż-żewġ għażliet ta' liċenzja li ġejjin:

• Kriptat: Kodiċi RTL kriptat sħiħ huwa pprovdut għall-qalba. Huwa disponibbli b'xejn ma' kwalunkwe liċenzja Libero, li jippermetti li l-qalba tiġi istanzjata bi SmartDesign. Tista' twettaq Simulazzjoni, Sinteżi, Tqassim, u tipprogramma s-silikon FPGA billi tuża s-suite tad-disinn Libero.
• RTL: Il-kodiċi tas-sors RTL sħiħ huwa msakkar bil-liċenzja, li trid tinxtara separatament.

Riżultati tas-Simulazzjoni (Saqsi Mistoqsija)

Id-dijagramma tal-ħin li ġejja għal HDMI RX IP turi d-dejta tal-vidjo u l-perjodi tad-dejta tal-kontroll.

Figura 6-1. Dejta tal-Vidjo

Id-dijagramma li ġejja turi l-outputs tal-hsync u tal-vsync għall-inputs tad-dejta tal-kontroll korrispondenti.

Figura 6-2. Sinjali ta' Sinkronizzazzjoni Orizzontali u Sinkronizzazzjoni Vertikali

Id-dijagramma li ġejja turi l-parti EDID.

Figura 6-3. Sinjali EDID

Użu tar-Riżorsi (Staqsi Mistoqsija)

HDMI RX IP huwa implimentat f'PolarFire® FPGA (Pakkett MPF300T – 1FCG1152I). It-tabella li ġejja telenka r-riżorsi utilizzati meta n-Numru ta' Pixels = 1 pixel.

Tabella 7-1. Użu tar-Riżorsi għall-Modalità ta' Pixel 1

Format tal-Kulur	Profond tal-Kulur	SCRAMBLER	Tessili 4LUT	Drapp DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)	LSRAM (20k)
RGB	8	Itfi	987	1867	360	360	0	10
	10	Itfi	1585	1325	456	456	11	9
	12	Itfi	1544	1323	456	456	11	9
	16	Itfi	1599	1331	492	492	14	9
YCbCr422	8	Itfi	1136	758	360	360	3	9
YCbCr444	8	Itfi	1105	782	360	360	3	9
	10	Itfi	1574	1321	456	456	11	9
	12	Itfi	1517	1319	456	456	11	9
	16	Itfi	1585	1327	492	492	14	9

It-tabella li ġejja telenka r-riżorsi utilizzati meta n-Numru ta' Pixels = 4 pixels.

Tabella 7-2. Użu tar-Riżorsi għall-Modalità ta' Pixel 4

Format tal-Kulur	Profond tal-Kulur	SCRAMBLER	Tessili 4LUT	Drapp DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)	LSRAM (20k)
RGB	8	Itfi	1559	1631	1080	1080	9	27
	12	Itfi	1975	2191	1344	1344	31	27
	16	Itfi	1880	2462	1428	1428	38	27
RGB	10	Ippermettiet	4231	3306	1008	1008	3	27
	12	Ippermettiet	4253	3302	1008	1008	3	27
	16	Ippermettiet	3764	3374	1416	1416	37	27
YCbCr422	8	Itfi	1485	1433	912	912	7	23
YCbCr444	8	Itfi	1513	1694	1080	1080	9	27
	12	Itfi	2001	2099	1344	1344	31	27
	16	Itfi	1988	2555	1437	1437	38	27

It-tabella li ġejja telenka r-riżorsi utilizzati meta n-Numru ta' Pixels = 4 pixel u SCRAMBLER ikun attivat.

Tabella 7-3. L-Utilizzazzjoni tar-Riżorsi għall-Modalità 4 Pixel u SCRAMBLER hija Attivata

Format tal-Kulur	Profond tal-Kulur	SCRAMBLER	Tessili 4LUT	Drapp DFF	Interface 4LUT	Interface DFF	uSRAM (64×12)	LSRAM (20k)
RGB	8	Ippermettiet	5029	5243	1126	1126	9	28
YCbCr422	8	Ippermettiet	4566	3625	1128	1128	13	27
YCbCr444	8	Ippermettiet	4762	3844	1176	1176	17	27

Integrazzjoni tas-Sistema (Saqsi Mistoqsija)

Din it-taqsima turi kif tintegra l-IP fid-disinn ta' Libero.
It-tabella li ġejja telenka l-konfigurazzjonijiet ta' PF XCVR, PF TX PLL u PF CCC meħtieġa għal riżoluzzjonijiet u wisgħat tal-bit differenti.

Tabella 8-1. Konfigurazzjonijiet tal-PF XCVR, PF TX PLL u PF CCC

Riżoluzzjoni	Wisa' Bit	Konfigurazzjoni tal-PF XCVR			Kuxxinetti tal-Arloġġ tar-Referenza CDR	Konfigurazzjoni PF CCC
		Rata tad-Data RX	Frekwenza tal-Arloġġ ta' Referenza RX CDR	Wisa' tad-Drapp RX PCS		Frekwenza tad-dħul	Frekwenza tal-ħruġ
1 PXL (1080p60)	8	1485	148.5	10	AE27, AE28	NA	NA
1 PXL (1080p30)	10	1485	148.5	10	AE27, AE28	92.5	74
	12	1485	148.5	10	AE27, AE28	74.25	111.375
	16	1485	148.5	10	AE27, AE28	74.25	148.5
4 PXL (1080p60)	8	1485	148.5	40	AE27, AE28	NA	NA
	12	1485	148.5	40	AE27, AE28	55.725	37.15
	16	1485	148.5	40	AE27, AE28	74.25	37.125
4 PXL (4kp30)	8	1485	148.5	40	AE27, AE28	NA	NA
	10	3712.5	148.5	40	AE29, AE30	92.81	74.248
	12	4455	148.5	40	AE29, AE30	111.375	74.25
	16	5940	148.5	40	AE29, AE30	148.5	74.25
4 PXL (4Kp60)	8	5940	148.5	40	AE29, AE30	NA	NA

HDMI RX SampId-Disinn 1: Meta kkonfigurat fil-modalità Color Depth = 8-bit u Number of Pixels = 1 Pixel, dan jidher fil-figura li ġejja.

Figura 8-1. HDMI RX Sampid-Disinn 1

Per example, f'konfigurazzjonijiet ta '8-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għall-modalità full duplex TX u RX. Rata tad-dejta RX ta' 1485 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 10 bit għall-modalità 1 PXL u arloġġ ta' referenza CDR ta' 148.5 MHz. Rata tad-dejta TX ta' 1485 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 10 bit b'fattur ta' diviżjoni tal-arloġġ 4.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK u LANE3_CDR_REF_CLK huma mmexxija mill-PF_XCVR_REF_CLK bil-pinnijiet tal-Pad AE27, AE28.
• Il-pin EDID CLK_I għandu jitħaddem b'arloġġ ta' 150 MHz b'CCC.
• R_RX_CLK_I, G_RX_CLK_I u B_RX_CLK_I huma mmexxija minn LANE3_TX_CLK_R, LANE2_TX_CLK_R u LANE1_TX_CLK_R, rispettivament.
• R_RX_VALID_I, G_RX_VALID_I u B_RX_VALID_I huma mmexxija minn LANE3_RX_VAL, LANE2_RX_VAL u LANE1_RX_VAL, rispettivament.
• DATA_R_I, DATA_G_I u DATA_B_I huma mmexxija minn LANE3_RX_DATA, LANE2_RX_DATA u LANE1_RX_DATA, rispettivament.

HDMI RX SampId-Disinn 2: Meta kkonfigurat fil-modalità Color Depth = 8-bit u Number of Pixels = 4 Pixel, dan jidher fil-figura li ġejja.

Figura 8-2. HDMI RX Sampid-Disinn 2

Per example, f'konfigurazzjonijiet ta '8-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għall-modalità full duplex TX u RX. Rata tad-dejta RX ta' 1485 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 40 bit għall-modalità 4 PXL u arloġġ ta' referenza CDR ta' 148.5 MHz. Rata tad-dejta TX ta' 1485 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 40 bit b'fattur ta' diviżjoni tal-arloġġ 4.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK u LANE3_CDR_REF_CLK huma mmexxija mill-PF_XCVR_REF_CLK bil-pinnijiet tal-Pad AE27, AE28.
• Il-pin EDID CLK_I għandu jitħaddem b'arloġġ ta' 150 MHz b'CCC.
• R_RX_CLK_I, G_RX_CLK_I u B_RX_CLK_I huma mmexxija minn LANE3_TX_CLK_R, LANE2_TX_CLK_R u LANE1_TX_CLK_R, rispettivament.
• R_RX_VALID_I, G_RX_VALID_I u B_RX_VALID_I huma mmexxija minn LANE3_RX_VAL, LANE2_RX_VAL u LANE1_RX_VAL, rispettivament.
• DATA_R_I, DATA_G_I u DATA_B_I huma mmexxija minn LANE3_RX_DATA, LANE2_RX_DATA u LANE1_RX_DATA, rispettivament.

HDMI RX SampId-Disinn 3: Meta kkonfigurat fil-Fond tal-Kulur = 8-bit u n-Numru ta' Pixels = 4 Pixel mode u SCRAMBLER = Attivat, kif muri fil-figura li ġejja.

Figura 8-3. HDMI RX Sampid-Disinn 3

Per example, f'konfigurazzjonijiet ta '8-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għall-modalità TX u RX Indipendenti. Rata tad-dejta RX ta' 5940 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 40 bit għall-modalità 4 PXL u arloġġ ta' referenza CDR ta' 148.5 MHz. Rata tad-dejta TX ta' 5940 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 40 bit b'fattur ta' diviżjoni tal-arloġġ 4.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK u LANE3_CDR_REF_CLK huma mmexxija mill-PF_XCVR_REF_CLK bil-pinnijiet tal-Pad AF29, AF30.
• Il-pin EDID CLK_I għandu jsuq b'arloġġ ta' 150 MHz b'CCC.
• R_RX_CLK_I, G_RX_CLK_I u B_RX_CLK_I huma mmexxija minn LANE3_TX_CLK_R, LANE2_TX_CLK_R u LANE1_TX_CLK_R, rispettivament.
• R_RX_VALID_I, G_RX_VALID_I u B_RX_VALID_I huma mmexxija minn LANE3_RX_VAL, LANE2_RX_VAL u LANE1_RX_VAL, rispettivament.
• DATA_R_I, DATA_G_I u DATA_B_I huma mmexxija minn LANE3_RX_DATA, LANE2_RX_DATA u LANE1_RX_DATA, rispettivament.

HDMI RX SampId-Disinn 4: Meta kkonfigurat fil-Fond tal-Kulur = 12-bit u n-Numru ta' Pixels = 4 Pixel mode u SCRAMBLER = Attivat, kif muri fil-figura li ġejja.

Figura 8-4. HDMI RX Sampid-Disinn 4

Per example, f'konfigurazzjonijiet ta '12-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għall-modalità RX Only. Rata tad-dejta RX ta' 4455 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 40 bit għall-modalità 4 PXL u arloġġ ta' referenza CDR ta' 148.5 MHz.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK u LANE3_CDR_REF_CLK huma mmexxija mill-PF_XCVR_REF_CLK bil-pinnijiet tal-Pad AF29, AF30.
• Il-pin EDID CLK_I għandu jsuq b'arloġġ ta' 150 MHz b'CCC.
• R_RX_CLK_I, G_RX_CLK_I u B_RX_CLK_I huma mmexxija minn LANE3_TX_CLK_R, LANE2_TX_CLK_R u LANE1_TX_CLK_R, rispettivament.
• R_RX_VALID_I, G_RX_VALID_I u B_RX_VALID_I huma mmexxija minn LANE3_RX_VAL, LANE2_RX_VAL u LANE1_RX_VAL, rispettivament.
• DATA_R_I, DATA_G_I u DATA_B_I huma mmexxija minn LANE3_RX_DATA, LANE2_RX_DATA u LANE1_RX_DATA, rispettivament.
• Il-modulu PF_CCC_C0 jiġġenera arloġġ bl-isem OUT0_FABCLK_0 bi frekwenza ta' 74.25 MHz, derivat minn arloġġ tad-dħul ta' 111.375 MHz, li huwa mmexxi minn LANE1_RX_CLK_R.

HDMI RX SampId-Disinn 5: Meta kkonfigurat fil-Fond tal-Kulur = 8-bit, in-Numru ta' Pixels = 4, il-modalità Pixel u SCRAMBLER = Attivat jidhru fil-figura li ġejja. Dan id-disinn huwa rata dinamika tad-dejta b'DRI.

Figura 8-5. HDMI RX Sampid-Disinn 5

Per example, f'konfigurazzjonijiet ta '8-il bit, il-komponenti li ġejjin huma l-parti tad-disinn:

• PF_XCVR_ERM (PF_XCVR_ERM_C0_0) huwa kkonfigurat għall-modalità RX Only b'interfaċċja ta' rikonfigurazzjoni dinamika attivata. Rata tad-dejta RX ta' 5940 Mbps fil-modalità PMA, bil-wisa' tad-dejta kkonfigurata bħala 40 bit għall-modalità 4 PXL u arloġġ ta' referenza CDR ta' 148.5 MHz.
• LANE0_CDR_REF_CLK, LANE1_CDR_REF_CLK, LANE2_CDR_REF_CLK u LANE3_CDR_REF_CLK huma mmexxija mill-PF_XCVR_REF_CLK bil-pinnijiet tal-Pad AF29, AF30.
• Il-pin EDID CLK_I għandu jsuq b'arloġġ ta' 150 MHz b'CCC.
• R_RX_CLK_I, G_RX_CLK_I u B_RX_CLK_I huma mmexxija minn LANE3_TX_CLK_R, LANE2_TX_CLK_R u LANE1_TX_CLK_R, rispettivament.
• R_RX_VALID_I, G_RX_VALID_I u B_RX_VALID_I huma mmexxija minn LANE3_RX_VAL, LANE2_RX_VAL u LANE1_RX_VAL, rispettivament.
• DATA_R_I, DATA_G_I u DATA_B_I huma mmexxija minn LANE3_RX_DATA, LANE2_RX_DATA u LANE1_RX_DATA, rispettivament.

Storja tar-Reviżjoni (Staqsi Mistoqsija)

L-istorja tar-reviżjoni tiddeskrivi l-bidliet li ġew implimentati fid-dokument. Il-bidliet huma elenkati b'reviżjoni, li tibda bil-pubblikazzjoni l-aktar attwali.

Tabella 9-1. Storja tar-Reviżjoni

Reviżjoni	Data	Deskrizzjoni
D	02/2025	Din li ġejja hija l-lista tal-bidliet li saru fir-reviżjoni C tad-dokument: Aġġornajna l-verżjoni tal-HDMI RX IP għal 5.4. Introduzzjoni aġġornata bil-karatteristiċi u karatteristiċi mhux appoġġjati. Żidna t-taqsima tal-Apparati Sors Ittestjati. Aġġornajna l-Figura 3-1 u l-Figura 3-3 fit-taqsima tal-Implimentazzjoni tal-Hardware. Żidna t-taqsima tal-Parametri tal-Konfigurazzjoni. Aġġornati t-Tabella 4-2, it-Tabella 4-4, it-Tabella 4-5, it-Tabella 4-6 u t-Tabella 4-7 fit-taqsima tal-Portijiet. Aġġornata l-Figura 5-2 fit-taqsima tas-Simulazzjoni tat-Testbench. It-Tabella 7-1 aġġornata u t-Tabella 7-2 żiedu t-Tabella 7-3 fit-taqsima tal-Utilizzazzjoni tar-Riżorsi. Aġġornajna l-Figura 8-1, il-Figura 8-2, il-Figura 8-3 u l-Figura 8-4 fit-taqsima tal-Integrazzjoni tas-Sistema. Żiedet rata ta' dejta dinamika bid-disinn DRI example fl-Integrazzjoni tas-Sisteman sezzjoni.
C	02/2023	Din li ġejja hija l-lista tal-bidliet li saru fir-reviżjoni C tad-dokument: Aġġorna l-verżjoni tal-HDMI RX IP għal 5.2 Aġġornajna r-riżoluzzjoni appoġġjata fil-modalità ta' erba' pixels fid-dokument kollu Figura 2-1 aġġornata
B	09/2022	Din li ġejja hija l-lista tal-bidliet li saru fir-reviżjoni B tad-dokument: Aġġorna d-dokument għall-v5.1 Tabella 4-2 u Tabella 4-3 aġġornati
A	04/2022	Din li ġejja hija l-lista tal-bidliet fir-reviżjoni A tad-dokument: Id-dokument ġie trasferit għat-template tal-Mikroċipp In-numru tad-dokument ġie aġġornat għal DS50003298A minn 50200863. Taqsima aġġornata tad-Dekoder TMDS Tabelli aġġornati Tabella 4-2 u Tabella 4-3  Figura 5-3, Figura 6-1, Figura 6-2 aġġornati
2.0	—	Dan li ġej huwa sommarju tal-bidliet li saru f'din ir-reviżjoni. Tabella Miżjuda 4-3 Tabelli aġġornati tal-Utilizzazzjoni tar-Riżorsi
1.0	08/2021	Reviżjoni Inizjali.

Appoġġ FPGA Microchip
Il-grupp ta' prodotti Microchip FPGA jappoġġja l-prodotti tiegħu b'diversi servizzi ta' appoġġ, inkluż is-Servizz tal-Klijent, iċ-Ċentru ta' Appoġġ Tekniku tal-Klijent, websit, u uffiċċji tal-bejgħ madwar id-dinja. Il-klijenti huma ssuġġeriti li jżuru r-riżorsi onlajn tal-Mikroċippa qabel ma jikkuntattjaw lill-appoġġ peress li huwa probabbli ħafna li l-mistoqsijiet tagħhom diġà ġew imwieġba. Ikkuntattja Ċentru ta' Appoġġ Tekniku permezz tal- websit fuq www.microchip.com/support. Semmi n-numru tal-Parti tal-Apparat FPGA, agħżel il-kategorija tal-każ xierqa, u ttella 'disinn files filwaqt li toħloq każ ta ' appoġġ tekniku. Ikkuntattja lis-Servizz tal-Klijent għal appoġġ mhux tekniku tal-prodott, bħall-ipprezzar tal-prodott, titjib tal-prodott, informazzjoni ta’ aġġornament, status tal-ordni, u awtorizzazzjoni.

• Mill-Amerika ta' Fuq, ċempel 800.262.1060
• Mill-bqija tad-dinja, ċempel 650.318.4460
• Fax, minn kullimkien fid-dinja, 650.318.8044

Informazzjoni dwar il-Mikroċippa

Trademarks
L-isem u l-logo “Microchip”, il-logo “M”, u ismijiet, logos, u marki oħra huma trejdmarks reġistrati u mhux irreġistrati ta’ Microchip Technology Incorporated jew l-affiljati u/jew is-sussidjarji tagħha fl-Istati Uniti u/jew pajjiżi oħra (“Microchip Trademarks”). Informazzjoni dwar it-Trademarks tal-Mikroċippa tista' tinstab fuq https://www.microchip.com/en-us/about/legal-information/microchip-trademarks.

ISBN: 979-8-3371-0744-8

Avviż Legali
Din il-pubblikazzjoni u l-informazzjoni hawnhekk jistgħu jintużaw biss mal-prodotti Microchip, inkluż biex jiddisinjaw, jittestjaw, u jintegraw prodotti Microchip mal-applikazzjoni tiegħek. L-użu ta' din l-informazzjoni bi kwalunkwe mod ieħor jikser dawn it-termini. L-informazzjoni dwar l-applikazzjonijiet tal-apparat hija pprovduta biss għall-konvenjenza tiegħek u tista’ tiġi sostitwita minn aġġornamenti. Hija r-responsabbiltà tiegħek li tiżgura li l-applikazzjoni tiegħek tilħaq l-ispeċifikazzjonijiet tiegħek. Ikkuntattja l-uffiċċju lokali tal-bejgħ tal-Mikroċippa tiegħek għal appoġġ addizzjonali jew, ikseb appoġġ addizzjonali fuq www.microchip.com/en-us/support/design-help/client-support-services.

DIN L-INFORMAZZJONI HIJA PROVVISTA MILL-MICROCHIP “KIF INHI”. MICROCHIP MA JAGĦMEL L-EBDA RAPPREŻENTAZZJONIJIET JEW GARANZIJI TA’ KULL TIP KEMM KEMM ESPLIĊI JEW IMPLIKATI, BIL-MIKTUBA JEW ORALI, STATUTAJI JEW MOD IEĦOR, RELATATI MA’ L-INFORMAZZJONI INKLUŻI IMMA MHUX LIMITATA GĦAL KWALUNKWE GARANZIJI IMPLICITI TA’ NUQQAS TA’ Ksur, KUMMERĊJALITÀ U PARTECJENZA GĦALL-AFFARIJIET. GARANZIJI RELATATI MAL-KONDIZZJONI, KWALITÀ, JEW PRESTAZZJONI TAGĦHA.
FL-EBDA KAŻ MIKROCHIP MA JKUN RESPONSABBLI GĦAL KWALUNKWE TELF INDIRETT, SPEĊJALI, PUNITTIVI, INĊIDENTALI, JEW KONSEKWENZJALI, ĦSARA, SPIŻA, JEW SPEJJA TA’ KULL TIP RELATATI MA’ L-INFORMAZZJONI JEW L-UŻU TAGĦHA, IKUN IKKAWŻAT, ANKE KIF JINKUN ADMIKU. POSSIBILITÀ JEW IL-DANNI HUMA PREVESTIBLI. SAL-KIT SĦIĦ PERMESS MILL-LIĠI, IR-RESPONSABBILTÀ TOTALI TA' MICROCHIP DWAR KOLLHA TALBIET B'XI MOD RELATATI MA' L-INFORMAZZJONI JEW L-UŻU TAGĦHA MHUX SE TAQBED MILL-AMMONT TA' MIŻATI, JEKK HEKK, LI INTI ĦALLAS DIRETTAMENT LILL-MICROCHIP GĦALL-INFORMAZZJONI.
L-użu ta 'apparati Microchip f'applikazzjonijiet ta' appoġġ għall-ħajja u/jew sigurtà huwa kompletament għar-riskju tax-xerrej, u x-xerrej jaqbel li jiddefendi, jindennizza u jżomm lil Microchip mingħajr ħsara minn kull ħsara, pretensjoni, ilbiesi, jew spejjeż li jirriżultaw minn tali użu. L-ebda liċenzja ma tingħata, impliċitament jew mod ieħor, taħt xi drittijiet ta' proprjetà intellettwali ta' Microchip sakemm ma jkunx iddikjarat mod ieħor.

Karatteristika tal-Protezzjoni tal-Kodiċi tat-Tagħmir tal-Mikroċippa

Innota d-dettalji li ġejjin tal-karatteristika tal-protezzjoni tal-kodiċi fuq il-prodotti Microchip:

• Il-prodotti tal-Mikroċippa jissodisfaw l-ispeċifikazzjonijiet li jinsabu fl-Iskeda tad-Data tal-Mikroċippa partikolari tagħhom.
• Microchip jemmen li l-familja ta 'prodotti tagħha hija sigura meta tintuża fil-mod maħsub, fi ħdan l-ispeċifikazzjonijiet operattivi, u taħt kundizzjonijiet normali.
• Microchip valuri u jipproteġi b'mod aggressiv id-drittijiet tal-proprjetà intellettwali tiegħu. It-tentattivi biex jiksru l-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodotti tal-Mikroċippa huma strettament ipprojbiti u jistgħu jiksru l-Att dwar id-Dritt tal-Millenju Diġitali.
• La Microchip u lanqas kwalunkwe manifattur ieħor tas-semikondutturi ma jistgħu jiggarantixxu s-sigurtà tal-kodiċi tiegħu. Il-protezzjoni tal-kodiċi ma tfissirx li qed niggarantixxu li l-prodott huwa "li ma jinkisirx". Il-protezzjoni tal-kodiċi qed tevolvi kontinwament. Microchip hija impenjata li ttejjeb kontinwament il-karatteristiċi tal-protezzjoni tal-kodiċi tal-prodotti tagħna.

© 2025 Microchip Technology Inc. u s-sussidjarji tagħha

FAQ

• M: Kif naġġorna l-qalba tal-HDMI RX IP?
  A: Il-qalba tal-IP tista' tiġi aġġornata permezz tas-softwer Libero SoC jew titniżżel manwalment mill-katalgu. Ladarba tiġi installata fil-Katalgu tal-IP tas-softwer Libero SoC, tista' tiġi kkonfigurata, iġġenerata, u istanzjata fi ħdan SmartDesign għall-inklużjoni fil-proġett.

Dokumenti / Riżorsi

Riċevitur HDMI tal-Interfaċċja Multimedjali ta' Definizzjoni Għolja MICROCHIP PolarFire FPGA [pdfGwida għall-Utent PolarFire FPGA, PolarFire FPGA Interfaċċa Multimedia ta' Definizzjoni Għolja Riċevitur HDMI, Interfaċċa Multimedia ta' Definizzjoni Għolja Riċevitur HDMI, Interfaċċa Multimedia Riċevitur HDMI, Interfaċċa Riċevitur HDMI, Riċevitur HDMI

Referenzi

• Manwal għall-Utent