F-Tile DisplayPort FPGA IP Design Example
Uzantgvidilo

F-Tile DisplayPort FPGA IP Design Example

Ĝisdatigita por Intel® Quartus® Prime Design Suite: 22.2 IP-Versio: 21.0.1

DisplayPort Intel FPGA IP Design Example Rapida Komenca Gvidilo

La DisplayPort Intel® F-kahelaj aparatoj havas simulan testbenkon kaj aparataron desegno kiu subtenas kompilon kaj aparataron testado FPGA IP-dezajno eksamples por Intel Agilex™
La DisplayPort Intel FPGA IP ofertas la sekvan dezajnon ekzamples:

• DisplayPort SST paralela loopback sen Pixel Clock Recovery (PCR) modulo
• DisplayPort SST paralela loopback kun AXIS Video Interface

Kiam vi generas dezajnon ekzample, la parametra redaktilo aŭtomate kreas la filenecesas simuli, kompili kaj testi la dezajnon en aparataro.
Figuro 1. Evoluo StagesRilataj Informoj

• DisplayPort Intel FPGA IP Uzantgvidilo
• Migrado al Intel Quartus Prime Pro Edition

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
ISO 9001:2015 Registrita
1.1. Dosierujo Strukturo
Figuro 2. Dosierujo-Strukturo

Tabelo 1. Dezajno Ekzample Komponantoj

Dosierujoj	Files
rtl/kerno	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX-konstrubriketo)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX-konstrubriketo)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Postuloj pri aparataro kaj programaro
Intel uzas la sekvan aparataron kaj programaron por testi la dezajnon ekzample:
Aparataro

• Intel Agilex I-Seria Disvolva Ilaro
• DisplayPort Fonto GPU
• DisplayPort Lavujo (Ekrano)
• Bitec DisplayPort FMC filinkarto Revizio 8C
• DisplayPort-kabloj

Programaro

• Intel Quartus® Prime
• Synopsys* VCS-Simulilo

1.3. Generante la Dezajnon
Uzu la DisplayPort Intel FPGA IP parametroredaktilo en Intel Quartus Prime programaro por generi la dezajnon ekzample.
Figuro 3. Generante la Dezajnan Fluon

1.  Elektu Ilojn ➤ IP Katalogo, kaj elektu Intel Agilex F-kahelo kiel la cela aparato familio.
   Notu: La dezajno ekzampLe nur subtenas Intel Agilex F-kahelajn aparatojn.
2. En la IP Katalogo, lokalizu kaj duoble alklaku DisplayPort Intel FPGA IP. Aperas la fenestro Nova IP Vario.
3. Indiku plej altan nomon por via kutima IP-vario. La parametra redaktilo konservas la IP-variajn agordojn en a file nomita .ip.
4. Elektu Intel Agilex F-kahelan aparaton en la kampo Aparato, aŭ konservu la defaŭltan elekton de la programaro Intel Quartus Prime.
5. Klaku OK. La parametra redaktilo aperas.
6. Agordu la deziratajn parametrojn por kaj TX kaj RX.
7. Sub la Dezajno Eksample langeto, elektu DisplayPort SST Paralela Loopback Sen PCR.
8. Elektu Simuladon por generi la testbenkon, kaj elektu Sintezon por generi la aparatardezajnon ekzample. Vi devas elekti almenaŭ unu el ĉi tiuj opcioj por generi la dezajnon ekzample files. Se vi elektas ambaŭ, la tempo de generacio pliiĝas.
9. Por Target Development Kit, elektu Intel Agilex I-Series SOC Development Kit. Ĉi tio kaŭzas, ke la cela aparato elektita en paŝo 4 ŝanĝiĝos por kongrui kun la aparato sur la evolukompleto. Por Intel Agilex I-Series SOC Development Kit, la defaŭlta aparato estas AGIB027R31B1E2VR0.
10. Klaku Generi Ekzample Dezajno.

1.4. Simulante la Dezajnon
La DisplayPort Intel FPGA IP-dezajno ekzample testbench simulas serian loopback dezajnon de TX-instanco ĝis RX-instanco. Interna video-ŝablona generatormodulo kondukas la DisplayPort TX-instancon kaj la RX-ekstanca videoproduktaĵo konektas al CRC-kontroliloj en la testbenko.
Figuro 4. Dezajna Simula Fluo

1. Iru al Synopsys-simulila dosierujo kaj elektu VCS.
2. Rulu simulada skripto.
   Fonto vcs_sim.sh
3. La skripto plenumas Quartus TLG, kompilas kaj funkciigas la testbenkon en la simulilo.
4. Analizu la rezulton.
   Sukcesa simulado finiĝas per komparo de Source kaj Sink SRC.

1.5. Kompilado kaj Testado de la Dezajno
Figuro 5. Kompilado kaj Simulado de la DezajnoPor kompili kaj ruli pruvan teston sur la aparataro ekzampla dezajno, sekvu ĉi tiujn paŝojn:

1. Certigu aparataron ekzampla dezajnogeneracio estas kompleta.
2. Lanĉu la programaron Intel Quartus Prime Pro Edition kaj malfermu / quartus/agi_dp_demo.qpf.
3. Alklaku Prilaboradon ➤ Komencu Kompiladon.
4. Post sukcesa kompilo, la programaro Intel Quartus Prime Pro Edition generas .sof file en via specifita dosierujo.
5. Konektu la DisplayPort RX-konektilon sur la filinkarto Bitec al ekstera DisplayPort-fonto, kiel la grafika karto sur komputilo.
6. Konektu la DisplayPort TX-konektilon sur la filinkarto Bitec al DisplayPort-lava aparato, kiel video-analizilo aŭ komputila ekrano.
7.  Certigu, ke ĉiuj ŝaltiloj sur la evolutabulo estas en defaŭlta pozicio.
8. Agordu la elektitan aparaton Intel Agilex F-Tile sur la evolutabulo uzante la generitan .sof file (Iloj ➤ Programisto ).
9. La DisplayPort-lava aparato montras la videon generitan de la videofonto.

Rilataj Informoj
Intel Agilex I-Series FPGA Development Kit User Guide/
1.5.1. Regeneranta ELF File
Defaŭlte, la ELF file estas generita kiam vi generas la dinamikan dezajnon ekzample.
Tamen, en iuj kazoj, vi devas regeneri la ELF file se vi modifas la programaron file aŭ regeneri la dp_core.qsys file. Regenerante la dp_core.qsys file ĝisdatigas la .sopcinfo file, kiu postulas vin regeneri la ELF file.

1. Iru al /softvaro kaj redaktu la kodon se necese.
2. Iru al /script kaj ekzekutu la sekvan konstruskripton: source build_sw.sh
   • En Vindozo, serĉu kaj malfermu Nios II Command Shell. En la Nios II Command Shell, iru al /script kaj ekzekuti fonton build_sw.sh.
   Notu: Por ekzekuti konstruan skripton en Windows 10, via sistemo postulas Vindozajn Subsistemojn por Linukso (WSL). Por pliaj informoj pri WSL-instalpaŝoj, raportu al la Nios II Software Developer Handbook.
   • En Linukso, lanĉu la Platform Designer, kaj malfermu Ilojn ➤ Nios II Command Shell. En la Nios II Command Shell, iru al /script kaj ekzekuti fonton build_sw.sh.
3. Certigu, ke .elfo file estas generita en /software/ dp_demo.
4. Elŝutu la generitan .elf file en la FPGA sen rekompili la .sof file rulante la sekvan skripton: nios2-download /software/dp_demo/*.elf
5. Premu la restarigi butonon sur la FPGA-tabulo por ke la nova programaro ekvalidu.

1.6. DisplayPort Intel FPGA IP Design Example Parametroj
Tablo 2. DisplayPort Intel FPGA IP Design Example QSF-limigo por Intel Agilex Ftile Device

QSF-Limo	Priskribo
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	De Quartus 22.2 pluen, ĉi tiu QSF-limigo estas necesa por ebligi DisplayPort-adaptitan SRC (Soft Reset Controller) fluon

Tablo 3. DisplayPort Intel FPGA IP Design Example Parametroj por Intel Agilex F-kahela Aparato

Parametro	Valoro	Priskribo
Disponebla Dezajno Ekzample
Elektu Dezajno	•Neniu • DisplayPort SST Paralela Loopback sen PCR • DisplayPort SST Paralela Loopback kun AXIS Video Interfaco	Elektu la dezajnon ekzample esti generita. •Neniu: Neniu dezajno ekzample estas disponebla por la nuna parametro-elekto. •DisplayPort SST Paralela Loopback sen PCR: Ĉi tiu dezajno ekzampLe montras paralelan loopback de DisplayPort-lavujo al DisplayPort-fonto sen Pixel Clock Recovery (PCR) modulo kiam vi ŝaltas la parametron Ebligi Videon-Eniga Bilda Haveno. • DisplayPort SST Paralela Loopback kun AKSO Video Interfaco: Ĉi tiu dezajno ekzample montras paralelan loopback de DisplayPort-lavujo al DisplayPort-fonto kun AXIS Video-interfaco kiam Enable Active Video Data Protocols (Ebligi Aktivajn Video-Datenprotokolojn) estas agordita al AXIS-VVP Plena.
Dezajno Ekzample Files
Simulado	On, Off	Enŝaltu ĉi tiun opcion por generi la necesan files por la simulada testbenko.
Sintezo	On, Off	Enŝaltu ĉi tiun opcion por generi la necesan files por Intel Quartus Prime kompilo kaj aparatardezajno.
Generita HDL-Formato
Generu File Formato	Verilog, VHDL	Elektu vian preferatan HDL-formaton por la generita dezajno ekzample filearo. Noto: Ĉi tiu opcio nur determinas la formaton por la generita plej alta nivelo IP files. Ĉiuj aliaj files (ekzample testbenkoj kaj pinta nivelo files por aparatara pruvo) estas en Verilog HDL-formato.
Cela Disvolva Ilaro
Elektu Estraron	•Neniu Disvolva Ilaro • Intel Agilex I-Serio Disvolva Ilaro	Elektu la tabulon por la celita dezajno ekzample.

Parametro	Valoro	Priskribo
		•Neniu Disvolva Ilaro: Ĉi tiu opcio ekskludas ĉiujn aparatajn aspektojn por la dezajno ekzample. La P-kerno metas ĉiujn pinglotaskojn al virtualaj pingloj. •Intel Agilex I-Series FPGA Development Kit: Ĉi tiu opcio aŭtomate elektas la celan aparaton de la projekto por kongrui kun la aparato sur ĉi tiu evoluilo. Vi povas ŝanĝi la celan aparaton uzante la parametron Ŝanĝi Celon-Aparaton se via tabulrevizio havas malsaman aparatan varianton. La IP-kerno fiksas ĉiujn pintajn taskojn laŭ la evolukompleto. Noto: Prepara Dezajno Ekzample ne estas funkcie kontrolita sur aparataro en ĉi tiu Quartus-eldono. • Propra Disvolva Ilaro: Ĉi tiu opcio permesas la dezajnon ekzample por esti testita sur triaparta disvolva kompleto kun Intel FPGA. Vi eble bezonos agordi la pintajn taskojn memstare.
Cela Aparato
Ŝanĝu Cela Aparato	On, Off	Enŝaltu ĉi tiun opcion kaj elektu la preferatan aparatan varianton por la disvolva kompleto.

Paralela Loopback Dezajno Ekzamples

La DisplayPort Intel FPGA IP-dezajno ekzampili montras paralelan loopback de DisplayPort RX-instanco al DisplayPort TX-instanco sen modulo de Pixel Clock Recovery (PCR).
Tablo 4. DisplayPort Intel FPGA IP Design Example por Intel Agilex F-kahela Aparato

Dezajno Ekzample	Nomo	Datumkurso	Kanala Reĝimo	Loopback Tipo
DisplayPort SST paralela loopback sen PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralela sen PCR
DisplayPort SST paralela loopback kun AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralele kun AXIS Video Interface

2.1. Intel Agilex F-kahelo DisplayPort SST Paralela Loopback Dezajno Karakterizaĵoj
La SST paralela loopback dezajno ekzampili montras la transdonon de ununura videofluo de DisplayPort-lavujo al DisplayPort-fonto.
Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj. *Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
ISO 9001:2015 Registrita
Figuro 6. Intel Agilex F-kahelo DisplayPort SST Paralela Loopback sen PCR

• En ĉi tiu varianto, la parametro de la fonto DisplayPort, TX_SUPPORT_IM_ENABLE, estas ŝaltita kaj la videobilda interfaco estas uzata.
• La DisplayPort-lavujo ricevas vidbendon kaj aŭ aŭdan fluadon de ekstera videofonto kiel GPU kaj malkodas ĝin en paralelan videointerfacon.
• La DisplayPort-sink-video eligo rekte veturas la DisplayPort-fontan videointerfacon kaj kodas al la DisplayPort-ĉefa ligilo antaŭ ol transdoni al la ekrano.
• La IOPLL veturas kaj la DisplayPort-lavujon kaj fontajn videohorloĝojn je fiksa frekvenco.
• Se la parametro MAX_LINK_RATE de DisplayPort-lavujo kaj fonto estas agordita al HBR3 kaj PIXELS_PER_CLOCK estas agordita al Kvaropo, la videohorloĝo funkcias je 300 MHz por subteni 8Kp30-pikselrapidecon (1188/4 = 297 MHz).

Figuro 7. Intel Agilex F-kahelo DisplayPort SST Paralela Loopback kun AXIS Video Interfaco

• En ĉi tiu varianto, la DisplayPort-fonto kaj sink-parametro, elektu AXIS-VVP PLENA en AKTIVI ACTIVE VIDEO DATUJ PROTOKOLOJ por ebligi Axis Video Data Interface.
• La DisplayPort-lavujo ricevas vidbendon kaj aŭ aŭdan fluadon de ekstera videofonto kiel GPU kaj malkodas ĝin en paralelan videointerfacon.
• La DisplayPort Lavujo konvertas video-datumon en aksajn video-datumojn kaj veturas la DisplayPort-fontan aksan video-datuman interfacon per VVP Video Frame Buffer. DisplayPort Source konvertas aksajn videodatenojn en DisplayPort-ĉefan ligon antaŭ ol transdoni al la ekrano.
• En ĉi tiu dezajnvariaĵo, estas tri ĉefaj videohorloĝoj, nome rx/tx_axi4s_clk, rx_vid_clk, kaj tx_vid_clk. axi4s_clk funkcias ĉe 300 MHz por ambaŭ AXIS-moduloj en Source kaj Sink. rx_vid_clk funkciigas DP Sink Video-dukton ĉe 300 MHz (por subteni ajnan rezolucion ĝis 8Kp30 4PIPs), dum tx_vid_clk prizorgas DP Source Video-dukton ĉe la fakta Pixel Clock-frekvenco (dividita per PIPoj).
• Ĉi tiu dezajnvariaĵo aŭtomate agordas la tx_vid_clk-frekvencon per I2C-programado al enkonstruita SI5391B OSC kiam la dezajno detektas ŝaltilon en la rezolucio.
• Ĉi tiu dezajnvariaĵo nur montras fiksan nombron da rezolucioj kiel antaŭdifinite en la programaro DisplayPort, nome:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Horloĝskemo
La horloĝskemo ilustras la horloĝdomajnojn en la DisplayPort Intel FPGA IP-dezajno ekzample.
Figuro 8. Intel Agilex F-kahelo DisplayPort Transceiver horloĝskemoTabelo 5. Horloĝskemo-Signaloj

Horloĝo en diagramo	Priskribo
SysPLL refclk	F-kahelo System PLL referenca horloĝo kiu povas esti ajna horloĝfrekvenco kiu estas dividebla per System PLL por tiu produktfrekvenco. En ĉi tiu dezajno ekzample, system_pll_clk_link kaj rx/tx refclk_link dividas la saman 150 MHz SysPLL refclk.

Horloĝo en diagramo	Priskribo
	Ĝi devas esti senpaga horloĝo, kiu estas konektita de diligenta transceptora referenca horloĝstifto al la eniga horloĝhaveno de Referenco kaj System PLL Clocks IP, antaŭ ol konekti la respondan elighavenon al DisplayPort Phy Top. Noto: Por ĉi tiu dezajno ekzample, agordu Clock Controller GUI Si5391A OUT6 al 150 MHz.
sistemo pll clk ligilo	La minimuma System PLL-eligfrekvenco por subteni la tutan DisplayPort-rapidecon estas 320 MHz. Ĉi tiu dezajno ekzample uzas 900 MHz (plej altan) eligfrekvencon tiel ke SysPLL refclk povas esti dividita kun rx/tx refclk_link kiu estas 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR kaj Tx PLL Link refclk kiu fiksis al 150 MHz por subteni ĉiujn DisplayPort-datumrapidecon.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock al horloĝo DisplayPort IP-kerno. Frekvenco ekvivalenta al Datumrapideco divida per paralela datenlarĝo. Example: Ofteco = datumrapideco / datumlarĝo = 8.1G (HBR3) / 40 bitoj = 202.5 MHz

2.3. Simulada Testbenko
La simuladtestbenko simulas la DisplayPort TX serian loopback al RX.
Figuro 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramTablo 6. Testbench Komponantoj

Komponanto	Priskribo
Video Ŝablona Generatoro	Ĉi tiu generatoro produktas kolorajn barajn ŝablonojn, kiujn vi povas agordi. Vi povas parametrigi la tempigon de la videoformato.
Testbenka Kontrolo	Ĉi tiu bloko kontrolas la testsekvencon de la simulado kaj generas la necesajn stimulsignalojn al la TX-kerno. La testbenka kontrolbloko ankaŭ legas la CRC-valoron de kaj fonto kaj lavujo por fari komparojn.
RX Link Speed ​​Clock Frequency Checker	Ĉi tiu kontrolilo kontrolas ĉu la RX-ricevilo retrovita horloĝfrekvenco kongruas kun la dezirata datumfrekvenco.
TX Link Speed ​​Clock Frequency Checker	Ĉi tiu kontrolilo kontrolas ĉu la TX-ricevilo retrovita horloĝfrekvenco kongruas kun la dezirata datumfrekvenco.

La simulada testbenko faras la sekvajn konfirmojn:
Tabelo 7. Testbenkaj Kontroloj

Testkriterioj	Konfirmo
• Ligo-Trejnado ĉe Data Rate HBR3 • Legu la DPCD-registrojn por kontroli ĉu la DP-Statuso starigas kaj mezuras ambaŭ frekvencon de TX kaj RX Link Speed.	Integrigas Frekvencan Kontrolilon por mezuri la Ligan Rapidon la frekvenca eligo de horloĝo de la TX kaj RX-disradiilo.
• Kuru video ŝablono de TX al RX. • Kontrolu la CRC por ambaŭ fonto kaj lavujo por kontroli ĉu ili kongruas	• Konektas video-ŝablon-generatoron al la DisplayPort Fonto por generi la video-ŝablonon. • Testbench-kontrolo poste legas ambaŭ Fonton kaj Sink CRC el DPTX kaj DPRX-registroj kaj komparas por certigi ambaŭ CRC-valorojn estas identaj. Noto: Por certigi, ke CRC estas kalkulita, vi devas ebligi la parametron de Subteno CTS-testaŭtomatigo.

Dokumenta Reviziohistorio por F-Tile DisplayPort Intel FPGA IP Design Example Uzantgvidilo

Dokumenta Versio	Intel Quartus Prime Version	IP-Versio	Ŝanĝoj
2022.09.02	22.	20.0.1	• Ŝanĝita dokumentotitolo de DisplayPort Intel Agilex F-Tile FPGA IP Design Example Uzantgvidilo al F-Tile DisplayPort Intel FPGA IP Design Example Uzantgvidilo. •Ebligita AXIS Video Design Example variant. •Forigis Static Rate-dezajnon kaj anstataŭigis ĝin per Multi Rate Design Example. •Forigis la noton en la DisplayPort Intel FPGA IP Design Exampla Rapida Komenca Gvidilo, kiu diras, ke la versio de programaro Intel Quartus Prime 21.4 nur subtenas Preliminary Design Ex.amples. •Anstataŭigis la figuron de Dosierujo-Strukturo per la ĝusta figuro. •Aldonita sekcio Regenerado de ELF File sub Kompilado kaj Testado de la Dezajno. • Ĝisdatigis la sekcion de Aparataro kaj Programaro Postuloj por inkluzivi plian aparataron postuloj.
2021.12.13	21.	20.0.0	Komenca eldono.

Intel Corporation. Ĉiuj rajtoj rezervitaj. Intel, la Intel-emblemo kaj aliaj Intel-markoj estas varmarkoj de Intel Corporation aŭ ĝiaj filioj. Intel garantias agadon de siaj FPGA kaj duonkonduktaĵoj laŭ nunaj specifoj konforme al la norma garantio de Intel, sed rezervas la rajton fari ŝanĝojn al ajnaj produktoj kaj servoj iam ajn sen avizo. Intel supozas neniun respondecon aŭ respondecon de la apliko aŭ uzo de ajna informo, produkto aŭ servo priskribita ĉi tie krom kiel eksplicite konsentite skribe de Intel. Intel-klientoj estas konsilitaj akiri la lastan version de aparato-specifoj antaŭ ol fidi je ajnaj publikigitaj informoj kaj antaŭ ol fari mendojn por produktoj aŭ servoj.
*Aliaj nomoj kaj markoj povas esti postulataj kiel posedaĵo de aliaj.
ISO 9001:2015 Registrita

Enreta versio
Sendu Rimarkojn
UG-20347
ID: 709308
Versio: 2022.09.02

Dokumentoj/Rimedoj

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Uzantogvidilo F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referencoj

• Uzanto Manlibro