F-Tile DisplayPort FPGA IP Design Example
Пайдаланушы нұсқаулығы
F-Tile DisplayPort FPGA IP Design Example
Intel® Quartus® Prime Design Suite үшін жаңартылған: 22.2 IP нұсқасы: 21.0.1
DisplayPort Intel FPGA IP Design ExampЖылдам бастау нұсқаулығы
DisplayPort Intel® F-тақта құрылғыларында модельдейтін сынақ үстелі және компиляцияны және аппараттық құралдарды тестілеуді қолдайтын аппараттық дизайн FPGA IP дизайнын ұсынады.ampIntel Agilex™ үшін les
DisplayPort Intel FPGA IP келесі дизайнды ұсынады, мысалыamples:
- Pixel Clock Recovery (ПТР) модулінсіз DisplayPort SST параллель кері циклі
- AXIS бейне интерфейсі бар DisplayPort SST параллель кері циклі
Дизайнды жасаған кезде бұрынғыample, параметр өңдегіші автоматты түрде жасайды fileдизайнды модельдеу, құрастыру және аппараттық құралда сынау үшін қажет.
Сурет 1. Даму Сtages
Қатысты ақпарат
- DisplayPort Intel FPGA IP пайдаланушы нұсқаулығы
- Intel Quartus Prime Pro шығарылымына көшу
Intel корпорациясы. Барлық құқықтар сақталған. Intel, Intel логотипі және басқа Intel белгілері Intel корпорациясының немесе оның еншілес компанияларының сауда белгілері болып табылады. Intel өзінің FPGA және жартылай өткізгіш өнімдерінің Intel стандартты кепілдігіне сәйкес ағымдағы техникалық сипаттамаларға сәйкес орындалуына кепілдік береді, бірақ кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Intel жазбаша түрде тікелей келіскен жағдайларды қоспағанда, Intel компаниясы осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілікті немесе жауапкершілікті өз мойнына алмайды. Intel тұтынушыларына кез келген жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады.
*Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.
ISO 9001:2015 тіркелген
1.1. Каталог құрылымы
Сурет 2. Каталог құрылымы
Кесте 1. Дизайн Example Құрамдас бөліктер
| Қалталар | Files |
| rtl/core | dp_core.ip |
| dp_rx. ip | |
| dp_tx. ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX құрылыс блогы) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX құрылыс блогы) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Аппараттық және бағдарламалық қамтамасыз ету талаптары
Intel корпорациясы дизайнды сынау үшін келесі аппараттық және бағдарламалық құралды пайдаланадыampле:
Аппараттық құрал
- Intel Agilex I-Series әзірлеу жинағы
- DisplayPort Source GPU
- DisplayPort раковинасы (монитор)
- Bitec DisplayPort FMC еншілес картасы Revision 8C
- DisplayPort кабельдері
Бағдарламалық қамтамасыз ету
- Intel Quartus® Prime
- Synopsys* VCS симуляторы
1.3. Дизайнды құру
Дизайнды жасау үшін Intel Quartus Prime бағдарламалық құралындағы DisplayPort Intel FPGA IP параметр өңдегішін пайдаланыңызampле.
Сурет 3. Дизайн ағынын құру
- Құралдар ➤ IP каталогын таңдап, мақсатты құрылғылар тобы ретінде Intel Agilex F-тақтасын таңдаңыз.
Ескерту: Дизайн бұрынғыample тек Intel Agilex F-тақта құрылғыларын қолдайды. - IP каталогында DisplayPort Intel FPGA IP мекенжайын тауып, екі рет басыңыз. Жаңа IP нұсқасы терезесі пайда болады.
- Теңшелетін IP нұсқасы үшін жоғарғы деңгейлі атауды көрсетіңіз. Параметр өңдегіші IP вариациясының параметрлерін а ішінде сақтайды file аталды .ip.
- Құрылғы өрісінде Intel Agilex F-тақта құрылғысын таңдаңыз немесе әдепкі Intel Quartus Prime бағдарламалық құрал құрылғысының таңдауын сақтаңыз.
- OK түймесін басыңыз. Параметр өңдегіші пайда болады.
- TX және RX үшін қажетті параметрлерді конфигурациялаңыз.
- Дизайн бойынша Exampқойындысында DisplayPort SST ПТРсіз параллельді кері цикл таңдаңыз.
- Сынақ үстелін жасау үшін «Симуляция» таңдаңыз, ал аппараттық дизайнды жасау үшін «Синтез» таңдаңызampле. Бұрынғы дизайнды жасау үшін осы опциялардың кем дегенде біреуін таңдау керекample fileс. Егер екеуін де таңдасаңыз, құру уақыты ұзарады.
- Target Development Kit үшін Intel Agilex I-Series SOC Development Kit таңдаңыз. Бұл 4-қадамда таңдалған мақсатты құрылғыны әзірлеу жинағындағы құрылғыға сәйкес өзгертуге әкеледі. Intel Agilex I-Series SOC Development Kit үшін әдепкі құрылғы AGIB027R31B1E2VR0 болып табылады.
- Жасау түймесін басыңызample Дизайн.
1.4. Дизайнды имитациялау
DisplayPort Intel FPGA IP дизайны, мысалыample testbench TX данасынан RX данасына сериялық кері цикл дизайнын имитациялайды. Ішкі бейне үлгісі генератор модулі DisplayPort TX данасын басқарады және RX данасы бейне шығысы сынақ үстеліндегі CRC тексерушілеріне қосылады.
Сурет 4. Жобалау имитациясының ағыны
- Synopsys симулятор қалтасына өтіп, VCS таңдаңыз.
- Модельдеу сценарийін іске қосыңыз.
Көзі vcs_sim.sh - Сценарий Quartus TLG орындайды, тренажерда тестбенчті құрастырады және іске қосады.
- Нәтижені талдаңыз.
Сәтті модельдеу Source and Raink SRC салыстыруымен аяқталады.
1.5. Дизайнды құрастыру және сынау
Сурет 5. Дизайнды құрастыру және модельдеу
Аппараттық құралда демонстрациялық сынақты құрастыру және іске қосу үшінampжобалау үшін мына қадамдарды орындаңыз:
- Аппараттық құралдарды қамтамасыз етіңізampдизайн генерациясы аяқталды.
- Intel Quartus Prime Pro Edition бағдарламалық құралын іске қосыңыз және ашыңыз / quartus/agi_dp_demo.qpf.
- Өңдеу ➤ Компиляцияны бастау түймешігін басыңыз.
- Сәтті құрастырудан кейін Intel Quartus Prime Pro Edition бағдарламалық құралы .sof жасайды file көрсетілген каталогта.
- Bitec еншілес картасындағы DisplayPort RX қосқышын компьютердегі графикалық карта сияқты сыртқы DisplayPort көзіне жалғаңыз.
- Bitec еншілес картасындағы DisplayPort TX қосқышын бейне анализатор немесе компьютер мониторы сияқты DisplayPort раковинасына қосыңыз.
- Әзірлеу тақтасындағы барлық қосқыштардың әдепкі күйде екеніне көз жеткізіңіз.
- Жасалған .sof көмегімен әзірлеу тақтасында таңдалған Intel Agilex F-Tile құрылғысын конфигурациялаңыз file (Құралдар ➤ Бағдарламашы ).
- DisplayPort раковина құрылғысы бейне көзінен жасалған бейнені көрсетеді.
Қатысты ақпарат
Intel Agilex I-Series FPGA әзірлеу жинағы пайдаланушы нұсқаулығы/
1.5.1. ELF қалпына келтіру File
Әдепкі бойынша, ELF file динамикалық дизайнды жасаған кезде жасалады exampле.
Дегенмен, кейбір жағдайларда ELF қалпына келтіру қажет file бағдарламалық құралды өзгертсеңіз file немесе dp_core.qsys файлын қайта жасаңыз file. dp_core.qsys қалпына келтірілуде file .sopcinfo жаңартады file, ол ELF қайта құруды талап етеді file.
- Бару /бағдарламалық құрал және қажет болса кодты өңдеңіз.
- Бару /скрипт және келесі құрастыру сценарийін орындаңыз: source build_sw.sh
• Windows жүйесінде Nios II пәрмен қабығын іздеңіз және ашыңыз. Nios II командалық қабықшасында өтіңіз /скрипт және build_sw.sh көзін орындаңыз.
Ескерту: Windows 10 жүйесінде құрастыру сценарийін орындау үшін жүйеге Linux жүйесіне арналған Windows ішкі жүйелері (WSL) қажет. WSL орнату қадамдары туралы қосымша ақпаратты Nios II бағдарламалық құрал әзірлеушісінің анықтамалығынан қараңыз.
• Linux жүйесінде Platform Designer бағдарламасын іске қосыңыз және Tools ➤ Nios II Command Shell тармағын ашыңыз. Nios II командалық қабықшасында өтіңіз /скрипт және build_sw.sh көзін орындаңыз. - .elf екеніне көз жеткізіңіз file жылы құрылады /бағдарламалық құрал/ dp_demo.
- Жасалған .elf файлын жүктеп алыңыз file .sof файлын қайта құрастырмай FPGA ішіне file келесі сценарийді іске қосу арқылы: nios2-жүктеу /software/dp_demo/*.elf
- Жаңа бағдарламалық құрал күшіне енуі үшін FPGA тақтасындағы қалпына келтіру түймесін басыңыз.
1.6. DisplayPort Intel FPGA IP дизайны Example Параметрлер
Кесте 2. DisplayPort Intel FPGA IP дизайны ExampIntel Agilex Ftile құрылғысына арналған QSF шектеуі
| QSF шектеуі |
Сипаттама |
| set_global_assignment -атауы VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Quartus 22.2 нұсқасынан бастап бұл QSF шектеуі DisplayPort реттелетін SRC (Soft Reset Controller) ағынын қосу үшін қажет. |
Кесте 3. DisplayPort Intel FPGA IP дизайны Example Intel Agilex F-тақта құрылғысына арналған параметрлер
| Параметр | Мән | Сипаттама |
| Қолжетімді дизайн Example | ||
| Дизайн таңдаңыз | •Жоқ •DisplayPort SST ПТРсіз параллельді кері цикл •AXIS бейне интерфейсі бар DisplayPort SST параллельді кері цикл |
Дизайнды таңдаңыз, мысалыampқұрылады. •Жоқ: Дизайн жоқ, мысалыample ағымдағы параметрді таңдау үшін қол жетімді. •DisplayPort SST ПТРсіз параллельді кері цикл: Бұл дизайн, мысалыample Бейне кірісінің кескін портын қосу параметрін қосқанда, DisplayPort раковинасынан DisplayPort көзіне пикселдік сағатты қалпына келтіру (ПТР) модулінсіз параллель кері циклды көрсетеді. • AXIS бейне интерфейсі бар DisplayPort SST параллельді кері цикл: Бұл дизайн бұрынғыample Active Video Data Protocols қосу параметрі AXIS-VVP Full күйіне орнатылғанда AXIS бейне интерфейсі бар DisplayPort раковинасынан DisplayPort көзіне параллель кері циклды көрсетеді. |
| Дизайн Example Files | ||
| Модельдеу | Қосу өшіру | Қажетті жасау үшін осы опцияны қосыңыз files симуляциялық сынақ үстелі үшін. |
| Синтез | Қосу өшіру | Қажетті жасау үшін осы опцияны қосыңыз files Intel Quartus Prime компиляциясы мен аппараттық дизайнға арналған. |
| Жасалған HDL пішімі | ||
| Жасау File Формат | Verilog, VHDL | Жасалған дизайн үшін қалаған HDL пішімін таңдаңыз, мысалыample fileорнату. Ескертпе: Бұл опция жасалған жоғары деңгейлі IP пішімін ғана анықтайды fileс. Барлық басқа files (мысалы, мысалыample testbenches және жоғарғы деңгей files аппараттық құралдарды көрсетуге арналған) Verilog HDL пішімінде. |
| Мақсатты даму жинағы | ||
| Тақтаны таңдаңыз | • Әзірлеу жинағы жоқ •Intel Agilex I сериясы Әзірлеу жинағы |
Мақсатты дизайн үшін тақтаны таңдаңыз, мысалыampле. |
| Параметр | Мән | Сипаттама |
| •No Development Kit: Бұл опция дизайнның барлық аппараттық аспектілерін қоспағанда, мысалыampле. P-ядросы барлық пин тағайындауларын виртуалды түйреуіштерге орнатады. •Intel Agilex I-Series FPGA әзірлеу жинағы: Бұл опция осы әзірлеу жинағындағы құрылғыға сәйкестендіру үшін жобаның мақсатты құрылғысын автоматты түрде таңдайды. Тақта нұсқасында басқа құрылғы нұсқасы болса, мақсатты құрылғыны өзгерту параметрін пайдаланып өзгертуге болады. IP өзегі әзірлеу жинағына сәйкес барлық түйреуіш тағайындауларын орнатады. Ескерту: Алдын ала дизайн Мысample осы Quartus шығарылымындағы аппараттық құралда функционалды түрде тексерілмеген. •Таңдамалы әзірлеу жинағы: Бұл опция дизайнға мүмкіндік бередіampIntel FPGA бар үшінші тарап әзірлеу жинағында сыналады. Сізге пин тағайындауларын өзіңіз орнату қажет болуы мүмкін. |
||
| Мақсатты құрылғы | ||
| Мақсатты құрылғыны өзгерту | Қосу өшіру | Осы опцияны қосыңыз және әзірлеу жинағы үшін қолайлы құрылғы нұсқасын таңдаңыз. |
Параллельді кері цикл дизайны Examples
DisplayPort Intel FPGA IP дизайны, мысалыamples DisplayPort RX данасынан DisplayPort TX данасына Pixel Clock Recovery (ПТР) модулінсіз параллель кері циклды көрсетеді.
Кесте 4. DisplayPort Intel FPGA IP дизайны ExampIntel Agilex F-тақта құрылғысына арналған
| Дизайн Example | Белгі | Деректер жылдамдығы | Арна режимі | Кері цикл түрі |
| DisplayPort SST ПТР-сіз параллель кері цикл | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | ПТР-сыз параллель |
| AXIS бейне интерфейсі бар DisplayPort SST параллель кері циклі | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | AXIS бейне интерфейсімен параллель |
2.1. Intel Agilex F-тақта DisplayPort SST Параллельді кері цикл дизайны Ерекше өзгешеліктері
SST параллель кері цикл дизайны, мысалыamples DisplayPort раковинасынан DisplayPort көзіне бір бейне ағынының берілуін көрсетеді.
Intel корпорациясы. Барлық құқықтар сақталған. Intel, Intel логотипі және басқа Intel белгілері Intel корпорациясының немесе оның еншілес компанияларының сауда белгілері болып табылады. Intel өзінің FPGA және жартылай өткізгіш өнімдерінің Intel стандартты кепілдігіне сәйкес ағымдағы техникалық сипаттамаларға сәйкес орындалуына кепілдік береді, бірақ кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Intel жазбаша түрде тікелей келіскен жағдайларды қоспағанда, Intel компаниясы осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілікті немесе жауапкершілікті өз мойнына алмайды. Intel тұтынушыларына жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады. *Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.
ISO 9001:2015 тіркелген
6-сурет. Intel Agilex F-тили DisplayPort SST ПТР-сіз параллель кері цикл
- Бұл нұсқада DisplayPort көзінің TX_SUPPORT_IM_ENABLE параметрі қосылады және бейне кескін интерфейсі пайдаланылады.
- DisplayPort раковинасы GPU сияқты сыртқы бейне көзінен бейне және немесе аудио ағынын қабылдайды және оны параллель бейне интерфейсіне декодтайды.
- DisplayPort раковинасының бейне шығысы тікелей DisplayPort бастапқы бейне интерфейсін басқарады және мониторға жібермес бұрын DisplayPort негізгі сілтемесін кодтайды.
- IOPLL бекітілген жиілікте DisplayPort раковинасын және бастапқы бейне сағаттарын басқарады.
- Егер DisplayPort раковинасы және көздің MAX_LINK_RATE параметрі HBR3 және PIXELS_PER_CLOCK төртбұрышқа конфигурацияланса, бейне сағаты 300Kp8 пиксел жылдамдығын (30/1188 = 4 МГц) қолдау үшін 297 МГц жиілігінде жұмыс істейді.
7-сурет. Intel Agilex F-тили DisplayPort SST AXIS бейнесімен параллель кері цикл Интерфейс
- Бұл нұсқада, DisplayPort көзі және сіңіру параметрі, осьтік бейне деректер интерфейсін қосу үшін БЕЛСЕНДІ БЕЙНЕ ДЕРЕКТЕР ПРОТОКОЛДАРЫН ҚОСУ ішінде AXIS-VVP FULL параметрін таңдаңыз.
- DisplayPort раковинасы GPU сияқты сыртқы бейне көзінен бейне және немесе аудио ағынын қабылдайды және оны параллель бейне интерфейсіне декодтайды.
- DisplayPort раковинасы бейне деректер ағынын осьтік бейне деректеріне түрлендіреді және DisplayPort бастапқы осінің бейне деректер интерфейсін VVP бейне кадр буфері арқылы басқарады. DisplayPort Source осьтік бейне деректерін мониторға жібермес бұрын DisplayPort негізгі сілтемесіне түрлендіреді.
- Бұл дизайн нұсқасында үш негізгі бейне сағаттары бар, атап айтқанда rx/tx_axi4s_clk, rx_vid_clk және tx_vid_clk. axi4s_clk 300 МГц жиілікте Source және Raink ішіндегі AXIS модульдерінің екеуі үшін де жұмыс істейді. rx_vid_clk DP Sink Video құбырын 300 МГц жиілігінде (8Kp30 4PIPs дейінгі кез келген ажыратымдылықты қолдау үшін) іске қосады, ал tx_vid_clk DP Source Video құбырын нақты пиксельдік сағат жиілігінде (PIPs бойынша бөлінген) іске қосады.
- Бұл дизайн нұсқасы дизайн ажыратымдылықтағы қосқышты анықтаған кезде tx_vid_clk жиілігін I2C бағдарламалау арқылы борттық SI5391B OSC үшін автоматты түрде конфигурациялайды.
- Бұл дизайн нұсқасы DisplayPort бағдарламалық құралында алдын ала анықталған ажыратымдылықтардың белгіленген санын ғана көрсетеді, атап айтқанда:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Сағат схемасы
Сағат схемасы DisplayPort Intel FPGA IP дизайнындағы сағаттық домендерді суреттейді.ampле.
Сурет 8. Intel Agilex F-тақта DisplayPort трансиверінің сағаттық схемасы
Кесте 5. Схема сигналдары
| Диаграммадағы сағат |
Сипаттама |
| SysPLL қайтару | F-тақта жүйесінің PLL анықтамалық сағаты, ол шығу жиілігі үшін System PLL арқылы бөлінетін кез келген тактілік жиілік болуы мүмкін. Бұл дизайнда бұрынғыample, system_pll_clk_link және rx/tx refclk_link бірдей 150 МГц SysPLL refclk функциясын ортақ пайдаланады. |
| Диаграммадағы сағат | Сипаттама |
| Ол тиісті шығыс портын DisplayPort Phy Top портына қоспас бұрын, арнайы трансивердің анықтамалық сағатының істікшесінен Reference және System PLL Clocks IP кіріс тактілік портына жалғанған бос жұмыс істейтін сағат болуы керек. Ескерту: Бұл дизайн үшін, мысалыample, Clock Controller GUI Si5391A OUT6 параметрін 150 МГц-ке теңшеңіз. |
|
| system pll clk сілтемесі | Барлық DisplayPort жылдамдығын қолдау үшін ең төменгі System PLL шығыс жиілігі 320 МГц. Бұл дизайн бұрынғыample 900 МГц (ең жоғары) шығыс жиілігін пайдаланады, осылайша SysPLL refclk 150 МГц болатын rx/tx refclk_link арқылы ортақ пайдалануға болады. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Барлық DisplayPort деректер жылдамдығын қолдау үшін 150 МГц-ке бекітілген Rx CDR және Tx PLL Link рефлк. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort IP ядросының сағатына арналған DisplayPort сілтеме жылдамдығы. Деректер жылдамдығына баламалы жиілікті параллель деректер еніне бөлу. Exampле: Жиілік = деректер жылдамдығы / деректер ені = 8.1G (HBR3) / 40 бит = 202.5 МГц |
2.3. Симуляциялық сынақ үстелі
Модельдеу сынақ үстелі DisplayPort TX сериялық кері циклін RX-ге ұқсатады.
Сурет 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench блок диаграммасы
Кесте 6. Testbench компоненттері
| Құрамдас | Сипаттама |
| Бейне үлгі генераторы | Бұл генератор конфигурациялауға болатын түс жолағы үлгілерін шығарады. Бейне пішімінің уақытын параметрлеуге болады. |
| Testbench Control | Бұл блок модельдеудің сынақ ретін басқарады және TX өзегіне қажетті ынталандыру сигналдарын жасайды. Testbench басқару блогы салыстыру үшін көзден де, раковинадан да CRC мәнін оқиды. |
| RX Link жылдамдығы сағатының жиілігін тексеру құралы | Бұл тексеруші RX трансиверінің қалпына келтірілген тактілік жиілігі қажетті деректер жылдамдығына сәйкес келетінін тексереді. |
| TX Link жылдамдығы сағатының жиілігін тексеру құралы | Бұл тексеруші TX трансиверінің қалпына келтірілген тактілік жиілігі қажетті деректер жылдамдығына сәйкес келетінін тексереді. |
Модельдеу сынағы келесі тексерулерді орындайды:
7-кесте. Testbench тексерулері
| Тест критерийлері |
Тексеру |
| • HBR3 деректер жылдамдығымен байланыстыру жаттығулары • DP Status TX және RX Link жылдамдығы жиілігін орнатып, өлшейтінін тексеру үшін DPCD регистрлерін оқыңыз. |
Байланыс жылдамдығын өлшеу үшін жиілікті тексеру құралын біріктіреді TX және RX трансиверінен сағат жиілігінің шығысы. |
| • Бейне үлгісін TX-дан RX-ке дейін іске қосыңыз. • Көз бен раковинаның CRC сәйкестігін тексеру үшін тексеріңіз |
• Бейне үлгісін жасау үшін бейне үлгісі генераторын DisplayPort көзіне қосады. • Testbench басқаруы келесіде DPTX және DPRX регистрлерінен Source және Raink CRC екеуін де оқиды және екі CRC мәндерінің бірдей екеніне көз жеткізу үшін салыстырады. Ескертпе: CRC есептелгеніне көз жеткізу үшін қолдау CTS сынақ автоматтандыру параметрін қосу керек. |
F-Tile DisplayPort Intel FPGA IP дизайнына арналған құжатты қайта қарау тарихы ExampПайдаланушы нұсқаулығы
| Құжат нұсқасы | Intel Quartus Prime нұсқасы | IP нұсқасы | Өзгерістер |
| 2022.09.02 | 22. | 20.0.1 | •Құжат атауы DisplayPort Intel Agilex F-Tile FPGA IP дизайнынан өзгертілдіampF-Tile DisplayPort Intel FPGA IP дизайнына арналған пайдаланушы нұсқаулығы ExampПайдаланушы нұсқаулығы. •Қосылған AXIS бейне дизайны, мысалыample нұсқасы. •Статикалық жылдамдық дизайны жойылды және оны Multi Rate Design үлгісімен ауыстырдыampле. •DisplayPort Intel FPGA IP Design Ex. ішіндегі ескертпе жойылдыampIntel Quartus Prime 21.4 бағдарламалық құралының нұсқасы тек Preliminary Design Ex нұсқасына қолдау көрсететінін көрсететін жылдам бастау нұсқаулығы.amples. •Каталог құрылымы фигурасын дұрыс фигурамен ауыстырды. •Regenerating ELF бөлімі қосылды File Дизайнды құрастыру және сынау астында. •Қосымша жабдықты қосу үшін «Аппараттық және бағдарламалық қамтамасыз ету талаптары» бөлімі жаңартылды талаптар. |
| 2021.12.13 | 21. | 20.0.0 | Бастапқы шығарылым. |
Intel корпорациясы. Барлық құқықтар сақталған. Intel, Intel логотипі және басқа Intel белгілері Intel корпорациясының немесе оның еншілес компанияларының сауда белгілері болып табылады. Intel өзінің FPGA және жартылай өткізгіш өнімдерінің Intel стандартты кепілдігіне сәйкес ағымдағы техникалық сипаттамаларға сәйкес орындалуына кепілдік береді, бірақ кез келген өнімдер мен қызметтерге кез келген уақытта ескертусіз өзгертулер енгізу құқығын өзіне қалдырады. Intel жазбаша түрде тікелей келіскен жағдайларды қоспағанда, Intel компаниясы осы құжатта сипатталған кез келген ақпаратты, өнімді немесе қызметті қолданудан немесе пайдаланудан туындайтын жауапкершілікті немесе жауапкершілікті өз мойнына алмайды. Intel тұтынушыларына кез келген жарияланған ақпаратқа сенбес бұрын және өнімдерге немесе қызметтерге тапсырыс бермес бұрын құрылғы сипаттамаларының соңғы нұсқасын алу ұсынылады.
*Басқа атаулар мен брендтер басқалардың меншігі ретінде талап етілуі мүмкін.
ISO 9001:2015 тіркелген
Онлайн нұсқасы
Кері байланыс жіберу
УГ-20347
ID: 709308
Нұсқа: 2022.09.02
Құжаттар / Ресурстар
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdf] Пайдаланушы нұсқаулығы F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Exampле, УГ-20347, 709308 |
