F-Tile DisplayPort FPGA IP Design Example
Οδηγός χρήσης
F-Tile DisplayPort FPGA IP Design Example
Ενημερώθηκε για Intel® Quartus® Prime Design Suite: 22.2 IP Έκδοση: 21.0.1
DisplayPort Intel FPGA IP Design Example Οδηγός γρήγορης εκκίνησης
Οι συσκευές DisplayPort Intel® F-tile διαθέτουν πάγκο δοκιμών προσομοίωσης και σχεδιασμό υλικού που υποστηρίζει τη συλλογή και τη δοκιμή υλικού FPGA IP design examples for Intel Agilex™
Το DisplayPort Intel FPGA IP προσφέρει την ακόλουθη σχεδίαση π.χamples:
- DisplayPort SST παράλληλη επαναφορά βρόχου χωρίς μονάδα Pixel Clock Recovery (PCR).
- DisplayPort SST παράλληλη επαναφορά βρόχου με διεπαφή βίντεο AXIS
Όταν δημιουργείτε ένα σχέδιο π.χample, ο επεξεργαστής παραμέτρων δημιουργεί αυτόματα το fileΕίναι απαραίτητο για την προσομοίωση, τη μεταγλώττιση και τη δοκιμή του σχεδιασμού σε υλικό.
Εικόνα 1. Ανάπτυξη Σtages
Σχετικές Πληροφορίες
- Οδηγός χρήσης DisplayPort Intel FPGA IP
- Μεταφορά στην έκδοση Intel Quartus Prime Pro
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.
*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO 9001: 2015 εγγεγραμμένο
1.1. Δομή καταλόγου
Εικόνα 2. Δομή καταλόγου
Πίνακας 1. Σχεδιασμός Εξample Components
| Φάκελοι | Files |
| rtl/core | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((Δομικό μπλοκ DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((Δομικό μπλοκ DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Απαιτήσεις υλικού και λογισμικού
Η Intel χρησιμοποιεί το ακόλουθο υλικό και λογισμικό για να δοκιμάσει τη σχεδίαση π.χample:
Μηχανήματα υπολογιστών
- Κιτ ανάπτυξης Intel Agilex I-Series
- DisplayPort Source GPU
- DisplayPort Sink (Οθόνη)
- Θυγατρική κάρτα Bitec DisplayPort FMC Αναθεώρηση 8C
- Καλώδια DisplayPort
Λογισμικό
- Intel Quartus® Prime
- Synopsys* VCS Simulator
1.3. Δημιουργία του Σχεδίου
Χρησιμοποιήστε το πρόγραμμα επεξεργασίας παραμέτρων DisplayPort Intel FPGA IP στο λογισμικό Intel Quartus Prime για να δημιουργήσετε το σχέδιο π.χample.
Εικόνα 3. Δημιουργία της ροής σχεδίασης
- Επιλέξτε Εργαλεία ➤ Κατάλογος IP και επιλέξτε Intel Agilex F-tile ως την οικογένεια συσκευών-στόχου.
Σημείωμα: Το σχέδιο π.χampυποστηρίζει μόνο συσκευές Intel Agilex F-tile. - Στον Κατάλογο IP, εντοπίστε και κάντε διπλό κλικ στο DisplayPort Intel FPGA IP. Εμφανίζεται το παράθυρο Νέα παραλλαγή IP.
- Καθορίστε ένα όνομα ανώτατου επιπέδου για την προσαρμοσμένη παραλλαγή IP σας. Το πρόγραμμα επεξεργασίας παραμέτρων αποθηκεύει τις ρυθμίσεις παραλλαγής IP σε α file ονομάστηκε .ip.
- Επιλέξτε μια συσκευή Intel Agilex F-tile στο πεδίο Device ή διατηρήστε την προεπιλεγμένη επιλογή συσκευής λογισμικού Intel Quartus Prime.
- Κάντε κλικ στο OK. Εμφανίζεται ο επεξεργαστής παραμέτρων.
- Διαμορφώστε τις επιθυμητές παραμέτρους τόσο για το TX όσο και για το RX.
- Υπό το Σχέδιο Example, επιλέξτε DisplayPort SST Parallel Loopback Without PCR.
- Επιλέξτε Προσομοίωση για να δημιουργήσετε τον πάγκο δοκιμών και επιλέξτε Σύνθεση για να δημιουργήσετε τη σχεδίαση υλικού π.χample. Πρέπει να επιλέξετε τουλάχιστον μία από αυτές τις επιλογές για να δημιουργήσετε το σχέδιο π.χample fileμικρό. Εάν επιλέξετε και τα δύο, ο χρόνος δημιουργίας γίνεται μεγαλύτερος.
- Για το Target Development Kit, επιλέξτε Intel Agilex I-Series SOC Development Kit. Αυτό προκαλεί την αλλαγή της συσκευής-στόχου που επιλέχθηκε στο βήμα 4 ώστε να ταιριάζει με τη συσκευή στο κιτ ανάπτυξης. Για το Intel Agilex I-Series SOC Development Kit, η προεπιλεγμένη συσκευή είναι AGIB027R31B1E2VR0.
- Κάντε κλικ στην επιλογή Δημιουργία Example Design.
1.4. Προσομοίωση του Σχεδίου
Η σχεδίαση DisplayPort Intel FPGA IP π.χampΤο le testbench προσομοιώνει έναν σειριακό σχεδιασμό loopback από μια παρουσία TX σε μια παρουσία RX. Μια εσωτερική μονάδα δημιουργίας μοτίβων βίντεο οδηγεί την παρουσία DisplayPort TX και η έξοδος βίντεο της παρουσίας RX συνδέεται με τα πούλια CRC στον πάγκο δοκιμών.
Εικόνα 4. Ροή προσομοίωσης σχεδίασης
- Μεταβείτε στο φάκελο Synopsys simulator και επιλέξτε VCS.
- Εκτέλεση σεναρίου προσομοίωσης.
Πηγή vcs_sim.sh - Το σενάριο εκτελεί το Quartus TLG, μεταγλωττίζει και τρέχει το testbench στον προσομοιωτή.
- Αναλύστε το αποτέλεσμα.
Μια επιτυχημένη προσομοίωση τελειώνει με τη σύγκριση Source και Sink SRC.
1.5. Σύνταξη και δοκιμή του σχεδίου
Εικόνα 5. Σύνταξη και προσομοίωση του σχεδίου
Για να μεταγλωττίσετε και να εκτελέσετε μια δοκιμή επίδειξης στο υλικό π.χample design, ακολουθήστε τα παρακάτω βήματα:
- Βεβαιωθείτε ότι το υλικό π.χampΗ παραγωγή σχεδίου έχει ολοκληρωθεί.
- Εκκινήστε το λογισμικό Intel Quartus Prime Pro Edition και ανοίξτε / quartus/agi_dp_demo.qpf.
- Κάντε κλικ στην Επεξεργασία ➤ Έναρξη μεταγλώττισης.
- Μετά την επιτυχή μεταγλώττιση, το λογισμικό Intel Quartus Prime Pro Edition δημιουργεί ένα .sof file στον καθορισμένο κατάλογο σας.
- Συνδέστε την υποδοχή DisplayPort RX της θυγατρικής κάρτας Bitec σε μια εξωτερική πηγή DisplayPort, όπως η κάρτα γραφικών σε υπολογιστή.
- Συνδέστε την υποδοχή DisplayPort TX της θυγατρικής κάρτας Bitec σε μια συσκευή νεροχύτη DisplayPort, όπως έναν αναλυτή βίντεο ή μια οθόνη υπολογιστή.
- Βεβαιωθείτε ότι όλοι οι διακόπτες στην πλακέτα ανάπτυξης βρίσκονται στην προεπιλεγμένη θέση.
- Διαμορφώστε την επιλεγμένη συσκευή Intel Agilex F-Tile στην πλακέτα ανάπτυξης χρησιμοποιώντας το .sof που δημιουργήθηκε file (Εργαλεία ➤ Προγραμματιστής ).
- Η συσκευή νεροχύτη DisplayPort εμφανίζει το βίντεο που δημιουργήθηκε από την πηγή βίντεο.
Σχετικές Πληροφορίες
Οδηγός χρήστη Intel Agilex I-Series FPGA Development Kit/
1.5.1. Αναγεννητικό ΞΩΤΙΚΟ File
Από προεπιλογή, το ELF file δημιουργείται όταν δημιουργείτε το δυναμικό σχέδιο π.χample.
Ωστόσο, σε ορισμένες περιπτώσεις, πρέπει να αναγεννήσετε το ELF file εάν τροποποιήσετε το λογισμικό file ή αναδημιουργήστε το dp_core.qsys file. Αναγέννηση του dp_core.qsys file ενημερώνει το .sopcinfo file, το οποίο απαιτεί να αναγεννήσετε το ELF file.
- Μεταβείτε στο /λογισμικό και επεξεργαστείτε τον κώδικα εάν χρειάζεται.
- Μεταβείτε στο /script και εκτελέστε το ακόλουθο σενάριο κατασκευής: source build_sw.sh
• Στα Windows, αναζητήστε και ανοίξτε το Nios II Command Shell. Στο Nios II Command Shell, μεταβείτε στο /script και εκτελέστε την πηγή build_sw.sh.
Σημείωμα: Για την εκτέλεση του σεναρίου έκδοσης στα Windows 10, το σύστημά σας απαιτεί Υποσυστήματα Windows για Linux (WSL). Για περισσότερες πληροφορίες σχετικά με τα βήματα εγκατάστασης WSL, ανατρέξτε στο Εγχειρίδιο προγραμματιστή λογισμικού Nios II.
• Σε Linux, εκκινήστε το Platform Designer και ανοίξτε το Tools ➤ Nios II Command Shell. Στο Nios II Command Shell, μεταβείτε στο /script και εκτελέστε την πηγή build_sw.sh. - Φροντίστε ένα .ξωτικό file δημιουργείται σε /λογισμικό/ dp_demo.
- Κατεβάστε το .elf που δημιουργήθηκε file στο FPGA χωρίς να γίνει εκ νέου μεταγλώττιση του .sof file εκτελώντας το ακόλουθο σενάριο: nios2-download /software/dp_demo/*.elf
- Πατήστε το κουμπί επαναφοράς στην πλακέτα FPGA για να τεθεί σε ισχύ το νέο λογισμικό.
1.6. DisplayPort Intel FPGA IP Design Example Παράμετροι
Πίνακας 2. DisplayPort Intel FPGA IP Design ExampΟ περιορισμός QSF για τη συσκευή Intel Agilex Ftile
| Περιορισμός QSF |
Περιγραφή |
| set_global_assignment -όνομα VERILOG_MACRO "__DISPLAYPORT_support__=1" |
Από το Quartus 22.2 και μετά, αυτός ο περιορισμός QSF είναι απαραίτητος για να ενεργοποιηθεί η προσαρμοσμένη ροή του DisplayPort SRC (Soft Reset Controller) |
Πίνακας 3. DisplayPort Intel FPGA IP Design Example Παράμετροι για συσκευή Intel Agilex F-tile Device
| Παράμετρος | Αξία | Περιγραφή |
| Διαθέσιμο Σχέδιο Πχample | ||
| Επιλέξτε Σχεδίαση | •Κανένας •DisplayPort SST Parallel Loopback χωρίς PCR •DisplayPort SST Parallel Loopback με AXIS Video Interface |
Επιλέξτε το σχέδιο π.χample να παραχθεί. •Καμία: Χωρίς σχέδιο π.χampΤο le είναι διαθέσιμο για την τρέχουσα επιλογή παραμέτρων. •DisplayPort SST Parallel Loopback χωρίς PCR: Αυτή η σχεδίαση π.χampΤο le επιδεικνύει παράλληλη επαναφορά από το sink DisplayPort στην πηγή DisplayPort χωρίς μονάδα Pixel Clock Recovery (PCR) όταν ενεργοποιείτε την παράμετρο Enable Video Input Image Port. •DisplayPort SST Parallel Loopback with AXIS Video Interface: Αυτή η σχεδίαση π.χampΤο le δείχνει την παράλληλη επαναφορά από το sink DisplayPort στην πηγή DisplayPort με διεπαφή βίντεο AXIS όταν το Enable Active Video Data Protocols έχει οριστεί σε AXIS-VVP Full. |
| Design Example Files | ||
| Προσομοίωση | Ενεργοποίηση, εκτός λειτουργίας | Ενεργοποιήστε αυτήν την επιλογή για να δημιουργήσετε τα απαραίτητα files για τον πάγκο δοκιμών προσομοίωσης. |
| Σύνθεση | Ενεργοποίηση, εκτός λειτουργίας | Ενεργοποιήστε αυτήν την επιλογή για να δημιουργήσετε τα απαραίτητα files για συλλογή Intel Quartus Prime και σχεδιασμό υλικού. |
| Δημιουργήθηκε μορφή HDL | ||
| Παράγω File Σχήμα και διάταξις βιβλίου | Verilog, VHDL | Επιλέξτε τη μορφή HDL που προτιμάτε για το σχέδιο που δημιουργείται π.χample fileσειρά. Σημείωση: Αυτή η επιλογή καθορίζει μόνο τη μορφή για τη δημιουργημένη IP ανώτατου επιπέδου fileμικρό. Ολοι οι άλλοι files (π.χampπάγκοι δοκιμών και ανώτατο επίπεδο files για επίδειξη υλικού) είναι σε μορφή Verilog HDL. |
| Κιτ ανάπτυξης στόχου | ||
| Επιλέξτε πίνακα | •Χωρίς κιτ ανάπτυξης •Intel Agilex I-Series Κιτ ανάπτυξης |
Επιλέξτε τον πίνακα για το στοχευμένο σχέδιο π.χample. |
| Παράμετρος | Αξία | Περιγραφή |
| •No Development Kit: Αυτή η επιλογή εξαιρεί όλες τις πτυχές υλικού για τη σχεδίαση π.χample. Ο πυρήνας P ορίζει όλες τις εκχωρήσεις ακίδων σε εικονικές ακίδες. •Intel Agilex I-Series FPGA Development Kit: Αυτή η επιλογή επιλέγει αυτόματα τη συσκευή-στόχο του έργου ώστε να ταιριάζει με τη συσκευή σε αυτό το κιτ ανάπτυξης. Μπορείτε να αλλάξετε τη συσκευή προορισμού χρησιμοποιώντας την παράμετρο Αλλαγή συσκευής στόχου, εάν η αναθεώρηση της πλακέτας σας έχει διαφορετική παραλλαγή συσκευής. Ο πυρήνας IP ορίζει όλες τις εκχωρήσεις ακίδων σύμφωνα με το κιτ ανάπτυξης. Σημείωση: Προμελέτη ΠχampΤο le δεν επαληθεύεται λειτουργικά σε υλικό σε αυτήν την έκδοση του Quartus. •Προσαρμοσμένο κιτ ανάπτυξης: Αυτή η επιλογή επιτρέπει τη σχεδίαση π.χampθα δοκιμαστεί σε κιτ ανάπτυξης τρίτου κατασκευαστή με Intel FPGA. Ίσως χρειαστεί να ορίσετε τις εκχωρήσεις καρφιτσών μόνοι σας. |
||
| Στοχεύσετε τη συσκευή | ||
| Αλλαγή συσκευής στόχου | Ενεργοποίηση, εκτός λειτουργίας | Ενεργοποιήστε αυτήν την επιλογή και επιλέξτε την προτιμώμενη παραλλαγή συσκευής για το κιτ ανάπτυξης. |
Παράλληλος Σχεδιασμός Loopback Πχamples
Η σχεδίαση DisplayPort Intel FPGA IP π.χampεπιδεικνύουν παράλληλη επαναφορά από την παρουσία DisplayPort RX στην παρουσία DisplayPort TX χωρίς μονάδα Pixel Clock Recovery (PCR).
Πίνακας 4. DisplayPort Intel FPGA IP Design Example για τη συσκευή Intel Agilex F-tile Device
| Design Example | Ονομασία | Ρυθμός δεδομένων | Λειτουργία καναλιού | Τύπος επαναφοράς |
| DisplayPort SST παράλληλη επαναφορά βρόχου χωρίς PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Simplex | Παράλληλη χωρίς PCR |
| DisplayPort SST παράλληλη επαναφορά βρόχου με διεπαφή βίντεο AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Simplex | Παράλληλα με το AXIS Video Interface |
2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Χαρακτηριστικά
Ο σχεδιασμός παράλληλου βρόχου SST π.χampεπιδεικνύουν τη μετάδοση μιας μεμονωμένης ροής βίντεο από το Sink DisplayPort στην πηγή DisplayPort.
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η επωνυμία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες. *Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO 9001: 2015 εγγεγραμμένο
Εικόνα 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback χωρίς PCR
- Σε αυτήν την παραλλαγή, η παράμετρος της πηγής DisplayPort, TX_SUPPORT_IM_ENABLE, είναι ενεργοποιημένη και χρησιμοποιείται η διεπαφή εικόνας βίντεο.
- Ο νεροχύτης DisplayPort λαμβάνει ροή βίντεο και ή ήχου από εξωτερική πηγή βίντεο όπως η GPU και την αποκωδικοποιεί σε παράλληλη διεπαφή βίντεο.
- Η έξοδος βίντεο σινκ DisplayPort οδηγεί απευθείας τη διεπαφή βίντεο πηγής DisplayPort και κωδικοποιεί στον κύριο σύνδεσμο DisplayPort πριν από τη μετάδοση στην οθόνη.
- Το IOPLL οδηγεί τόσο το νεροχύτη DisplayPort όσο και τα ρολόγια βίντεο πηγής σε σταθερή συχνότητα.
- Εάν το DisplayPort βυθίζεται και η παράμετρος MAX_LINK_RATE της πηγής έχει ρυθμιστεί σε HBR3 και το PIXELS_PER_CLOCK έχει ρυθμιστεί σε Quad, το ρολόι βίντεο λειτουργεί στα 300 MHz για να υποστηρίζει ρυθμό pixel 8Kp30 (1188/4 = 297 MHz).
Εικόνα 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback with AXIS Video Διασύνδεση
- Σε αυτήν την παραλλαγή, την παράμετρο πηγής και απορρόφησης DisplayPort, επιλέξτε AXIS-VVP FULL στο ENABLE ACTIVE VIDEO DATA PROTOCOLS για να ενεργοποιήσετε τη διεπαφή δεδομένων βίντεο του άξονα.
- Ο νεροχύτης DisplayPort λαμβάνει ροή βίντεο και ή ήχου από εξωτερική πηγή βίντεο όπως η GPU και την αποκωδικοποιεί σε παράλληλη διεπαφή βίντεο.
- Το DisplayPort Sink μετατρέπει τη ροή δεδομένων βίντεο σε δεδομένα βίντεο άξονα και οδηγεί τη διεπαφή δεδομένων βίντεο του άξονα πηγής DisplayPort μέσω του VVP Video Frame Buffer. Το DisplayPort Source μετατρέπει τα δεδομένα βίντεο άξονα σε κύριο σύνδεσμο DisplayPort πριν από τη μετάδοση στην οθόνη.
- Σε αυτήν την παραλλαγή σχεδίασης, υπάρχουν τρία κύρια ρολόγια βίντεο, τα rx/tx_axi4s_clk, rx_vid_clk και tx_vid_clk. Το axi4s_clk εκτελείται στα 300 MHz και για τις δύο μονάδες AXIS στο Source και στο Sink. rx_vid_clk τρέχει DP Sink Video pipeline στα 300 MHz (για υποστήριξη οποιασδήποτε ανάλυσης έως 8Kp30 4PIPs), ενώ το tx_vid_clk εκτελεί τη γραμμή DP Source Video στην πραγματική συχνότητα Pixel Clock (διαιρούμενη με PIP).
- Αυτή η παραλλαγή σχεδίασης διαμορφώνει αυτόματα τη συχνότητα tx_vid_clk μέσω προγραμματισμού I2C στο ενσωματωμένο OSC SI5391B όταν η σχεδίαση ανιχνεύει έναν διακόπτη στην ανάλυση.
- Αυτή η παραλλαγή σχεδίασης εμφανίζει μόνο έναν σταθερό αριθμό αναλύσεων όπως έχει προκαθοριστεί στο λογισμικό DisplayPort, και συγκεκριμένα:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Σχέδιο χρονισμού
Το σχήμα χρονισμού απεικονίζει τους τομείς ρολογιού στον σχεδιασμό IP του DisplayPort Intel FPGA example.
Εικόνα 8. Σχέδιο χρονισμού του πομποδέκτη DisplayPort του Intel Agilex F-tile
Πίνακας 5. Σήματα σχήματος χρονισμού
| Ρολόι στο διάγραμμα |
Περιγραφή |
| SysPLL refclk | Ρολόι αναφοράς συστήματος PLL με πλακίδιο F που μπορεί να είναι οποιαδήποτε συχνότητα ρολογιού που διαιρείται με το σύστημα PLL για τη συγκεκριμένη συχνότητα εξόδου. Σε αυτό το σχέδιο π.χample, system_pll_clk_link και rx/tx refclk_link μοιράζονται το ίδιο refclk SysPLL 150 MHz. |
| Ρολόι στο διάγραμμα | Περιγραφή |
| Πρέπει να είναι ένα ρολόι ελεύθερης λειτουργίας το οποίο να είναι συνδεδεμένο από μια ειδική ακίδα ρολογιού αναφοράς πομποδέκτη στη θύρα ρολογιού εισόδου του Reference και System PLL Clocks IP, πριν συνδέσετε την αντίστοιχη θύρα εξόδου στο DisplayPort Phy Top. Σημείωση: Για αυτό το σχέδιο π.χample, διαμορφώστε το Clock Controller GUI Si5391A OUT6 στα 150 MHz. |
|
| σύστημα pll clk σύνδεσμος | Η ελάχιστη συχνότητα εξόδου System PLL για την υποστήριξη όλων των ρυθμών DisplayPort είναι 320 MHz. Αυτό το σχέδιο π.χampΤο le χρησιμοποιεί μια συχνότητα εξόδου 900 MHz (υψηλότερη) έτσι ώστε το SysPLL refclk να μπορεί να μοιραστεί με rx/tx refclk_link που είναι 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR και Tx PLL Link refclk που σταθεροποιήθηκε στα 150 MHz για υποστήριξη όλων των ρυθμών δεδομένων DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Σύνδεση Ρολόι Ταχύτητας με τον πυρήνα IP του DisplayPort. Συχνότητα ισοδύναμη με το ρυθμό δεδομένων διαίρεση με το παράλληλο πλάτος δεδομένων. Example: Συχνότητα = ρυθμός δεδομένων / πλάτος δεδομένων = 8.1 G (HBR3) / 40 bit = 202.5 MHz |
2.3. Προσομοίωση Testbench
Ο πάγκος δοκιμών προσομοίωσης προσομοιώνει τη σειριακή επαναφορά του DisplayPort TX σε RX.
Εικόνα 9. Διάγραμμα μπλοκ δοκιμών DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench
Πίνακας 6. Εξαρτήματα πάγκου δοκιμών
| Συστατικό | Περιγραφή |
| Γεννήτρια μοτίβων βίντεο | Αυτή η γεννήτρια παράγει μοτίβα γραμμών χρώματος που μπορείτε να διαμορφώσετε. Μπορείτε να παραμετροποιήσετε το χρονισμό της μορφής βίντεο. |
| Έλεγχος πάγκου δοκιμής | Αυτό το μπλοκ ελέγχει την ακολουθία δοκιμής της προσομοίωσης και παράγει τα απαραίτητα σήματα ερεθίσματος στον πυρήνα TX. Το μπλοκ ελέγχου πάγκου δοκιμών διαβάζει επίσης την τιμή CRC τόσο από την πηγή όσο και από το νεροχύτη για να κάνει συγκρίσεις. |
| RX Link Speed Clock Frequency Checker | Αυτός ο έλεγχος επαληθεύει εάν η ανακτημένη συχνότητα ρολογιού του πομποδέκτη RX ταιριάζει με τον επιθυμητό ρυθμό δεδομένων. |
| TX Link Speed Clock Frequency Checker | Αυτός ο έλεγχος επαληθεύει εάν η ανακτημένη συχνότητα ρολογιού του πομποδέκτη TX ταιριάζει με τον επιθυμητό ρυθμό δεδομένων. |
Ο πάγκος δοκιμών προσομοίωσης κάνει τις ακόλουθες επαληθεύσεις:
Πίνακας 7. Επαληθεύσεις Testbench
| Κριτήρια δοκιμής |
Επαλήθευση |
| • Εκπαίδευση σύνδεσης σε Data Rate HBR3 • Διαβάστε τους καταχωρητές DPCD για να ελέγξετε εάν η Κατάσταση DP ορίζει και μετρά τη συχνότητα ταχύτητας σύνδεσης TX και RX. |
Ενσωματώνει τον Έλεγχο συχνότητας για τη μέτρηση της ταχύτητας σύνδεσης έξοδος συχνότητας ρολογιού από τον πομποδέκτη TX και RX. |
| • Εκτελέστε μοτίβο βίντεο από TX σε RX. • Επαληθεύστε το CRC τόσο για την πηγή όσο και για το νεροχύτη για να ελέγξετε αν ταιριάζουν |
• Συνδέει τη γεννήτρια μοτίβων βίντεο με την πηγή DisplayPort για να δημιουργήσει το μοτίβο βίντεο. • Στη συνέχεια, ο έλεγχος Testbench διαβάζει και το Source και το Sink CRC από τους καταχωρητές DPTX και DPRX και συγκρίνει για να διασφαλίσει ότι και οι δύο τιμές CRC είναι ίδιες. Σημείωση: Για να διασφαλίσετε τον υπολογισμό του CRC, πρέπει να ενεργοποιήσετε την παράμετρο αυτοματισμού δοκιμής υποστήριξης CTS. |
Ιστορικό αναθεώρησης εγγράφου για F-Tile DisplayPort Intel FPGA IP Design Example Οδηγός χρήσης
| Έκδοση εγγράφου | Έκδοση Intel Quartus Prime | Έκδοση IP | Αλλαγές |
| 2022.09.02 | 22. | 20.0.1 | •Άλλαξε τον τίτλο του εγγράφου από το DisplayPort Intel Agilex F-Tile FPGA IP Design Example Οδηγός χρήσης για το F-Tile DisplayPort Intel FPGA IP Design Example Οδηγός χρήσης. •Ενεργοποιημένο AXIS Video Design Example παραλλαγή. •Καταργήθηκε η σχεδίαση Static Rate και αντικαταστάθηκε με Multi Rate Design Example. •Καταργήθηκε η σημείωση στο DisplayPort Intel FPGA IP Design ExampΟδηγός γρήγορης εκκίνησης που λέει ότι η έκδοση λογισμικού Intel Quartus Prime 21.4 υποστηρίζει μόνο το Preliminary Design Examples. •Αντικαταστάθηκε η εικόνα της δομής καταλόγου με τη σωστή εικόνα. •Προστέθηκε μια ενότητα Αναγέννηση ELF File κάτω από τη σύνταξη και τη δοκιμή του σχεδίου. •Ενημερώθηκε η ενότητα Απαιτήσεις υλικού και λογισμικού για να συμπεριλάβει πρόσθετο υλικό απαιτήσεις. |
| 2021.12.13 | 21. | 20.0.0 | Αρχική έκδοση. |
Intel Corporation. Ολα τα δικαιώματα διατηρούνται. Η ονομασία Intel, το λογότυπο Intel και άλλα σήματα Intel είναι εμπορικά σήματα της Intel Corporation ή των θυγατρικών της. Η Intel εγγυάται την απόδοση των προϊόντων FPGA και ημιαγωγών της σύμφωνα με τις τρέχουσες προδιαγραφές σύμφωνα με την τυπική εγγύηση της Intel, αλλά διατηρεί το δικαίωμα να κάνει αλλαγές σε οποιαδήποτε προϊόντα και υπηρεσίες ανά πάσα στιγμή χωρίς προειδοποίηση. Η Intel δεν αναλαμβάνει καμία ευθύνη ή ευθύνη που απορρέει από την εφαρμογή ή τη χρήση οποιασδήποτε πληροφορίας, προϊόντος ή υπηρεσίας που περιγράφεται στο παρόν, εκτός εάν συμφωνηθεί ρητά εγγράφως από την Intel. Συνιστάται στους πελάτες της Intel να λαμβάνουν την πιο πρόσφατη έκδοση των προδιαγραφών της συσκευής προτού βασιστούν σε οποιεσδήποτε δημοσιευμένες πληροφορίες και προτού υποβάλουν παραγγελίες για προϊόντα ή υπηρεσίες.
*Άλλα ονόματα και επωνυμίες μπορούν να διεκδικηθούν ως ιδιοκτησία τρίτων.
ISO 9001: 2015 εγγεγραμμένο
Online έκδοση
Αποστολή σχολίων
UG-20347
ID: 709308
Έκδοση: 2022.09.02
Έγγραφα / Πόροι
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdf] Οδηγός χρήστη F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308 |
