F-Tile DisplayPort FPGA IP Design Example
Кіраўніцтва карыстальніка
F-Tile DisplayPort FPGA IP Design Example
Абноўлена для Intel® Quartus® Prime Design Suite: 22.2 Версія IP: 21.0.1
DisplayPort Intel FPGA IP Design ExampКароткае кіраўніцтва
Прылады DisplayPort Intel® F-tile маюць імітацыйны тэставы стэнд і апаратную канструкцыю, якая падтрымлівае кампіляцыю і тэставанне апаратнага забеспячэння Дызайн FPGA IP, напрыкладampфайлы для Intel Agilex™
DisplayPort Intel FPGA IP прапануе наступную канструкцыю, напрampлес:
- Паралельны шлейф DisplayPort SST без модуля аднаўлення тактавай частоты пікселяў (PCR).
- Паралельны шлейф DisplayPort SST з відэаінтэрфейсам AXIS
Калі вы ствараеце дызайн example, рэдактар параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні.
Малюнак 1. Развіццё Сtages
Звязаная інфармацыя
- Кіраўніцтва карыстальніка DisplayPort Intel FPGA IP
- Пераход на Intel Quartus Prime Pro Edition
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
*Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
ISO 9001:2015 зарэгістраваны
1.1. Структура каталога
Малюнак 2. Структура каталога
Табліца 1. Дызайн Example Кампаненты
| Папкі | Files |
| rtl/ядро | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((будаўнічы блок DP PMA UX) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . св | |
| rtl/tx_phy | dp_gxb_rx/ ((будаўнічы блок DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Патрабаванні да апаратнага і праграмнага забеспячэння
Intel выкарыстоўвае наступнае апаратнае і праграмнае забеспячэнне для тэставання канструкцыі напрampль:
Абсталяванне
- Набор распрацоўшчыкаў Intel Agilex I-Series
- Графічны працэсар DisplayPort Source
- Прыёмнік DisplayPort (манітор)
- Даччыная карта Bitec DisplayPort FMC Revision 8C
- Кабелі DisplayPort
праграмнае забеспячэнне
- Intel Quartus® Prime
- Сімулятар Synopsys* VCS
1.3. Стварэнне дызайну
Скарыстайцеся рэдактарам IP-параметраў DisplayPort Intel FPGA у праграмным забеспячэнні Intel Quartus Prime для стварэння распрацоўкі exampле.
Малюнак 3. Стварэнне плыні праектавання
- Выберыце Інструменты ➤ Каталог IP і абярыце Intel Agilex F-tile у якасці сямейства мэтавых прылад.
Заўвага: Дызайн эксample падтрымлівае толькі прылады Intel Agilex F-tile. - У каталогу IP знайдзіце і двойчы пстрыкніце DisplayPort Intel FPGA IP. З'явіцца акно New IP Variation.
- Укажыце імя верхняга ўзроўню для вашага карыстацкага варыянту IP. Рэдактар параметраў захоўвае налады змены IP у a file названы .ip.
- Выберыце прыладу Intel Agilex F-tile у полі «Прылада» або захавайце выбар прылад праграмнага забеспячэння Intel Quartus Prime па змаўчанні.
- Націсніце OK. З'явіцца рэдактар параметраў.
- Наладзьце патрэбныя параметры для TX і RX.
- Пад дызайнам ExampНа ўкладцы выберыце DisplayPort SST Parallel Loopback Without PCR.
- Абярыце "Мадэляванне", каб стварыць тэставы стэнд, і выберыце "Сінтэз", каб стварыць дызайн апаратнага забеспячэння, напрampле. Вы павінны выбраць хаця б адзін з гэтых варыянтаў, каб стварыць дызайн example fileс. Калі вы выбіраеце абодва, час генерацыі павялічваецца.
- Для Target Development Kit выберыце Intel Agilex I-Series SOC Development Kit. Гэта прыводзіць да змены мэтавай прылады, абранай на этапе 4, у адпаведнасці з прыладай у камплекце для распрацоўкі. Для Intel Agilex I-Series SOC Development Kit прыладай па змаўчанні з'яўляецца AGIB027R31B1E2VR0.
- Націсніце Generate ExampДызайн.
1.4. Імітацыя дызайну
Дызайн DisplayPort Intel FPGA IP, напрample testbench імітуе канструкцыю паслядоўнага замыкання ад асобніка TX да асобніка RX. Унутраны модуль генератара шаблонаў відэа кіруе асобнікам DisplayPort TX, а відэавыхад асобніка RX падключаецца да сродкаў праверкі CRC у выпрабавальным стэндзе.
Малюнак 4. Паток мадэлявання дызайну
- Перайдзіце ў тэчку сімулятара Synopsys і абярыце VCS.
- Запусціце сцэнар мадэлявання.
Крыніца vcs_sim.sh - Сцэнар выконвае Quartus TLG, кампілюе і запускае тэставы стэнд у сімулятары.
- Прааналізуйце вынік.
Паспяховае мадэляванне заканчваецца параўнаннем SRC Source і Sink.
1.5. Кампіляцыя і тэставанне дызайну
Малюнак 5. Кампіляцыя і мадэляванне дызайну
Каб скампіляваць і запусціць дэманстрацыйны тэст на апаратным забеспячэнні example design, выканайце наступныя дзеянні:
- Пераканайцеся, што апаратнае забеспячэнне напрample стварэнне дызайну завершана.
- Запусціце і адкрыйце праграмнае забеспячэнне Intel Quartus Prime Pro Edition / quartus/agi_dp_demo.qpf.
- Націсніце Апрацоўка ➤ Пачаць кампіляцыю.
- Пасля паспяховай кампіляцыі праграмнае забеспячэнне Intel Quartus Prime Pro Edition стварае файл .sof file у названым вамі каталогу.
- Падключыце раз'ём DisplayPort RX на даччынай карце Bitec да знешняй крыніцы DisplayPort, напрыклад, відэакарты на ПК.
- Падключыце раз'ём DisplayPort TX даччынай карты Bitec да прылады-прыёмніка DisplayPort, напрыклад відэааналізатара або манітора ПК.
- Пераканайцеся, што ўсе перамыкачы на плаце распрацоўшчыка знаходзяцца ў стандартным становішчы.
- Наладзьце выбраную прыладу Intel Agilex F-Tile на плаце распрацоўшчыка з дапамогай згенераванага .sof file (Інструменты ➤ Праграміст ).
- Прылада-прыёмнік DisplayPort адлюстроўвае відэа, згенераванае з крыніцы відэа.
Звязаная інфармацыя
Кіраўніцтва карыстальніка Intel Agilex I-Series FPGA Development Kit/
1.5.1. Рэгенеруючы ELF File
Па змаўчанні ELF file генеруецца, калі вы ствараеце дынамічны дызайн напрampле.
Аднак у некаторых выпадках вам трэба аднавіць ELF file калі вы зменіце праграмнае забеспячэнне file або аднавіць файл dp_core.qsys file. Аднаўленне dp_core.qsys file абнаўляе .sopcinfo file, які патрабуе рэгенерацыі ELF file.
- Перайсці да /праграмнае забеспячэнне і пры неабходнасці адрэдагуйце код.
- Перайсці да /script і запусціце наступны сцэнар зборкі: зыходны файл build_sw.sh
• У Windows знайдзіце і адкрыйце камандную абалонку Nios II. У каманднай абалонцы Nios II перайдзіце да /script і выканаць зыходны файл build_sw.sh.
Заўвага: Для выканання сцэнарыя зборкі ў Windows 10 вашай сістэме патрэбныя падсістэмы Windows для Linux (WSL). Для атрымання дадатковай інфармацыі аб этапах усталявання WSL звярніцеся да Даведніка распрацоўшчыка праграмнага забеспячэння Nios II.
• У Linux запусціце канструктар платформы і адкрыйце Інструменты ➤ Камандная абалонка Nios II. У каманднай абалонцы Nios II перайдзіце да /script і выканаць зыходны файл build_sw.sh. - Пераканайцеся, што .elf file генеруецца ў /праграмнае забеспячэнне/ dp_demo.
- Спампуйце згенераваны .elf file у FPGA без перакампіляцыі .sof file выканаўшы наступны скрыпт: nios2-download /software/dp_demo/*.elf
- Націсніце кнопку скіду на плаце FPGA, каб новае праграмнае забеспячэнне ўступіла ў сілу.
1.6. DisplayPort Intel FPGA IP Design Example Параметры
Табліца 2. DisplayPort Intel FPGA IP Design Exampабмежаванне QSF для прылады Intel Agilex Ftile
| Абмежаванне QSF |
Апісанне |
| set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Пачынаючы з Quartus 22.2 і далей, гэтае абмежаванне QSF неабходна для ўключэння карыстальніцкага SRC (кантролера мяккага скіду) DisplayPort |
Табліца 3. DisplayPort Intel FPGA IP Design Example Параметры для прылады Intel Agilex F-tile
| Параметр | Каштоўнасць | Апісанне |
| Даступны дызайн Example | ||
| Выберыце Дызайн | • Ніводнага •DisplayPort SST Parallel Loopback без PCR •DisplayPort SST Parallel Loopback з відэаінтэрфейсам AXIS |
Выберыце дызайн напрample быць згенераваны. •Няма: без дызайнуample даступны для бягучага выбару параметраў. •DisplayPort SST Parallel Loopback без PCR: гэтая канструкцыя напрample дэманструе паралельную зваротную сувязь ад прыёмніка DisplayPort да крыніцы DisplayPort без модуля аднаўлення тактавай частоты пікселяў (PCR), калі вы ўключаеце параметр «Уключыць порт выявы ўводу відэа». •DisplayPort SST Parallel Loopback з відэаінтэрфейсам AXIS: гэты дызайн напрample дэманструе паралельную зваротную сувязь ад прыёмніка DisplayPort да крыніцы DisplayPort з інтэрфейсам AXIS Video, калі для параметра Enable Active Video Protocols усталявана AXIS-VVP Full. |
| Дызайн Example Files | ||
| Мадэляванне | Укл выкл | Уключыце гэтую опцыю, каб згенераваць неабходныя files для тэставага стэнда мадэлявання. |
| Сінтэз | Укл выкл | Уключыце гэтую опцыю, каб згенераваць неабходныя files для кампіляцыі Intel Quartus Prime і дызайну абсталявання. |
| Згенераваны фармат HDL | ||
| Генераваць File фармат | Verilog, VHDL | Выберыце пераважны фармат HDL для створанага дызайну example fileнабор. Заўвага: гэтая опцыя вызначае толькі фармат для згенераванага IP верхняга ўзроўню fileс. Усе астатнія files (напрыклад, напрample testbenches і верхні ўзровень files для дэманстрацыі абсталявання) у фармаце Verilog HDL. |
| Target Development Kit | ||
| Выберыце дошку | •Няма камплекта распрацоўшчыка •Intel Agilex I-серыі Камплект распрацоўкі |
Выберыце дошку для мэтавага дызайну, напрampле. |
| Параметр | Каштоўнасць | Апісанне |
| •Няма камплекта для распрацоўкі: гэтая опцыя выключае ўсе апаратныя аспекты для распрацоўкі, напрыкладampле. Ядро P усталёўвае ўсе прызначэнні кантактаў на віртуальныя кантакты. • Набор для распрацоўкі FPGA Intel Agilex I-Series: гэтая опцыя аўтаматычна выбірае мэтавую прыладу праекта ў адпаведнасці з прыладай у гэтым камплекце для распрацоўкі. Вы можаце змяніць мэтавую прыладу з дапамогай параметра "Змяніць мэтавую прыладу", калі ваша версія платы мае іншы варыянт прылады. Ядро IP усталёўвае ўсе прызначэнні кантактаў у адпаведнасці з камплектам распрацоўкі. Заўвага: эскізны праект Example не правераны функцыянальна на абсталяванні ў гэтым выпуску Quartus. •Індывідуальны камплект для распрацоўкі: гэтая опцыя дазваляе распрацоўваць напрample для праверкі на камплекце для распрацоўкі іншых вытворцаў з Intel FPGA. Магчыма, вам спатрэбіцца самастойна наладзіць прызначэнне шпілек. |
||
| Мэтавая прылада | ||
| Змяніць мэтавую прыладу | Укл выкл | Уключыце гэту опцыю і абярыце пераважны варыянт прылады для камплекта распрацоўкі. |
Дызайн з паралельнай петлёйampлес
Дызайн DisplayPort Intel FPGA IP, напрampдэманструюць паралельную зваротную сувязь ад асобніка DisplayPort RX да асобніка DisplayPort TX без модуля аднаўлення тактавай частоты пікселяў (PCR).
Табліца 4. DisplayPort Intel FPGA IP Design Example для прылады Intel Agilex F-tile
| Дызайн Example | Абазначэнне | Хуткасць перадачы дадзеных | Рэжым канала | Петлевы тып |
| Паралельны шлейф DisplayPort SST без PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Сімплекс | Паралельна без ПЦР |
| Паралельны шлейф DisplayPort SST з відэаінтэрфейсам AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Сімплекс | Паралельна з відэаінтэрфейсам AXIS |
2.1. Intel Agilex F-плітка DisplayPort SST Паралельная шлейфовая канструкцыя Асаблівасці
Дызайн SST з паралельным замыканнем, напрampLes дэманструюць перадачу аднаго відэаструменю ад прыймача DisplayPort да крыніцы DisplayPort.
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
ISO 9001:2015 зарэгістраваны
Малюнак 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback без PCR
- У гэтым варыянце параметр крыніцы DisplayPort, TX_SUPPORT_IM_ENABLE, уключаны і выкарыстоўваецца інтэрфейс відэамалюнка.
- Прыёмнік DisplayPort прымае струменевае відэа і/або аўдыё ад знешняй крыніцы відэа, напрыклад GPU, і дэкадуе яго ў паралельны відэаінтэрфейс.
- Відэавывад DisplayPort непасрэдна кіруе зыходным відэаінтэрфейсам DisplayPort і кадуе ў асноўную спасылку DisplayPort перад перадачай на манітор.
- IOPLL кіруе тактавымі сігналамі як прыёмніка DisplayPort, так і крыніцы відэа з фіксаванай частатой.
- Калі параметр MAX_LINK_RATE крыніцы DisplayPort настроены на HBR3, а PIXELS_PER_CLOCK настроены на Quad, тактавая частата відэа працуе на 300 МГц, каб падтрымліваць частату пікселяў 8Kp30 (1188/4 = 297 МГц).
Малюнак 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback з AXIS Video Інтэрфейс
- У гэтым варыянце для параметра крыніцы і прыёмніка DisplayPort выберыце AXIS-VVP ПОЎНЫ ў раздзеле УКЛЮЧЫЦЬ АКТЫЎНЫЯ ПРАТАКОЛЫ ДАДЗЕНЫХ ВІДЭА, каб уключыць інтэрфейс відэададзеных Axis.
- Прыёмнік DisplayPort прымае струменевае відэа і/або аўдыё ад знешняй крыніцы відэа, напрыклад GPU, і дэкадуе яго ў паралельны відэаінтэрфейс.
- Прыёмнік DisplayPort пераўтворыць паток відэададзеных у відэададзеныя восі і кіруе інтэрфейсам відэададзеных восі крыніцы DisplayPort праз буфер відэакадра VVP. DisplayPort Source пераўтворыць відэададзеныя восі ў асноўную спасылку DisplayPort перад перадачай на манітор.
- У гэтым варыянце канструкцыі ёсць тры асноўныя відэагадзіны, а менавіта rx/tx_axi4s_clk, rx_vid_clk і tx_vid_clk. axi4s_clk працуе на частаце 300 МГц для абодвух модуляў AXIS у Source і Sink. rx_vid_clk запускае канвеер DP Sink Video на частаце 300 МГц (для падтрымкі любога дазволу да 8Kp30 4PIP), у той час як tx_vid_clk запускае канвеер DP Source Video на фактычнай тактавай частаце пікселяў (падзеленай на PIP).
- Гэты варыянт канструкцыі аўтаматычна канфігуруе частату tx_vid_clk праз праграмаванне I2C для ўбудаванага SI5391B OSC, калі канструкцыя выяўляе пераключэнне ў раздзяляльнасці.
- Гэты варыянт канструкцыі дэманструе толькі фіксаваную колькасць раздзяленняў, прадвызначаных у праграмным забеспячэнні DisplayPort, а менавіта:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Тактавая схема
Схема тактавання ілюструе дамены тактавання ў дызайне DisplayPort Intel FPGA IP, напрыкладampле.
Малюнак 8. Схема тактавання прыёмаперадатчыка DisplayPort F-tile Intel Agilex
Табліца 5. Сігналы тактавай схемы
| Гадзіннік на схеме |
Апісанне |
| SysPLL refclk | F-плітка эталоннага тактавага сігналу сістэмы PLL, які можа быць любой тактавай частатой, якая дзеліцца на сістэмную PLL для гэтай выходнай частаты. У гэтай канструкцыі выклample, system_pll_clk_link і rx/tx refclk_link маюць аднолькавы SysPLL refclk 150 МГц. |
| Гадзіннік на схеме | Апісанне |
| Перад падключэннем адпаведнага выходнага порта да DisplayPort Phy Top гэта павінны быць свабодныя тактавыя сігналы, якія падключаюцца ад спецыяльнага штыфта апорнага тактавага сігналу прыёмаперадатчыка да ўваходнага порта тактавага сігналу Reference and System PLL Clocks IP. Заўвага: для гэтай канструкцыі напрample, наладзьце Clock Controller GUI Si5391A OUT6 на 150 МГц. |
|
| сістэма pll clk спасылка | Мінімальная выходная частата сістэмы PLL для падтрымкі ўсіх паказчыкаў DisplayPort складае 320 МГц. Гэты дызайн эксample выкарыстоўвае выходную частату 900 МГц (найвышэйшая), так што SysPLL refclk можа быць сумесна з rx/tx refclk_link, якая складае 150 МГц. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR і Tx PLL Link refclk, які замацаваны на 150 МГц для падтрымкі ўсіх хуткасцей перадачы дадзеных DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Clock для гадзіннікавага ядра DisplayPort IP. Частата, эквівалентная падзелу хуткасці перадачы даных на шырыню паралельных даных. Exampль: Частата = хуткасць перадачы дадзеных / шырыня даных = 8.1G (HBR3) / 40 біт = 202.5 МГц |
2.3. Выпрабавальны стэнд мадэлявання
Стэнд мадэлявання імітуе паслядоўны шлейф DisplayPort TX да RX.
Малюнак 9. Блок-схема тэставага стенда мадэлявання сімплекснага рэжыму DisplayPort Intel FPGA IP
Табліца 6. Кампаненты Testbench
| Кампанент | Апісанне |
| Генератар шаблонаў відэа | Гэты генератар стварае шаблоны каляровых палос, якія вы можаце наладзіць. Вы можаце наладзіць час фармату відэа. |
| Тэставы кантроль | Гэты блок кіруе тэставай паслядоўнасцю мадэлявання і генеруе неабходныя стымулюючыя сігналы для ядра TX. Блок кіравання testbench таксама счытвае значэнне CRC як з крыніцы, так і з прыёмніка, каб зрабіць параўнанне. |
| Праверка частоты хуткасці RX Link | Гэты сродак праверкі правярае, ці адпавядае тактавая частата прыёмаперадатчыка RX жаданай хуткасці перадачы дадзеных. |
| TX Link Speed Clock Праверка частоты | Гэты сродак праверкі правярае, ці адпавядае аднаўленая тактавая частата прыёмаперадатчыка TX патрэбнай хуткасці перадачы дадзеных. |
Стэнд мадэлявання выконвае наступныя праверкі:
Табліца 7. Праверкі тэставага стэнда
| Крытэрыі выпрабаванняў |
Праверка |
| • Навучанне спасылцы на хуткасці перадачы дадзеных HBR3 • Прачытайце рэгістры DPCD, каб праверыць, ці задае і вымярае DP Status частату хуткасці перадачы і прыёму. |
Інтэгруе праграму праверкі частоты для вымярэння хуткасці злучэння выхад тактавай частоты ад трансівера TX і RX. |
| • Запуск шаблону відэа з TX на RX. • Праверце CRC для крыніцы і паглынальніка, каб праверыць, ці супадаюць яны |
• Падключае генератар відэашаблонаў да крыніцы DisplayPort для стварэння відэашаблона. • Затым кантроль Testbench счытвае CRC крыніцы і прымача з рэгістраў DPTX і DPRX і параўноўвае, каб пераканацца, што абодва значэнні CRC ідэнтычныя. Заўвага: каб пераканацца, што CRC разлічваецца, вы павінны ўключыць параметр аўтаматызацыі тэставання Support CTS. |
Гісторыя версій дакумента для F-Tile DisplayPort Intel FPGA IP Design Example Кіраўніцтва карыстальніка
| Версія дакумента | Версія Intel Quartus Prime | IP версія | Змены |
| 2022.09.02 | 22. | 20.0.1 | • Зменена назва дакумента з DisplayPort Intel Agilex F-Tile FPGA IP Design Example Кіраўніцтва карыстальніка F-Tile DisplayPort Intel FPGA IP Design Example Кіраўніцтва карыстальніка. •Уключаны AXIS Video Design Exampле варыянт. • Выдалены дызайн Static Rate і заменены на Multi Rate Design Exampле. • Выдалена заўвага ў DisplayPort Intel FPGA IP Design Example Кароткае кіраўніцтва, у якім гаворыцца, што версія праграмнага забеспячэння Intel Quartus Prime 21.4 падтрымлівае толькі Preliminary Design Exampлес. • Фігура структуры каталога заменена на правільную. • Дададзены раздзел Regenerating ELF File у раздзеле Кампіляцыя і тэставанне дызайну. •Абноўлены раздзел "Патрабаванні да абсталявання і праграмнага забеспячэння", каб уключыць дадатковае абсталяванне патрабаванні. |
| 2021.12.13 | 21. | 20.0.0 | Першапачатковы выпуск. |
Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі.
*Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.
ISO 9001:2015 зарэгістраваны
электронная версія
Адправіць водгук
УГ-20347
ID: 709308
Версія: 2022.09.02
Дакументы / Рэсурсы
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdfКіраўніцтва карыстальніка F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Exampле, УГ-20347, 709308 |
