F-Tile DisplayPort FPGA IP Design Example
Хэрэглэгчийн гарын авлага
F-Tile DisplayPort FPGA IP Design Example
Intel® Quartus® Prime Design Suite-д зориулж шинэчилсэн: 22.2 IP хувилбар: 21.0.1
DisplayPort Intel FPGA IP дизайн Example Түргэн эхлүүлэх гарын авлага
DisplayPort Intel® F-хавтанцар төхөөрөмжүүд нь загварчлах туршилтын тавцан болон FPGA IP дизайныг хөрвүүлэх, техник хангамжийн туршилтыг дэмждэг техник хангамжийн дизайнтай.ampIntel Agilex™-д зориулсан les
DisplayPort Intel FPGA IP нь дараах загварыг санал болгодогamples:
- Pixel Clock Recovery (PCR) модульгүй DisplayPort SST зэрэгцээ давталт
- AXIS видео интерфэйстэй DisplayPort SST зэрэгцээ давталт
Та дизайныг үүсгэх үед эксample, параметр засварлагч автоматаар үүсгэдэг fileТехник хангамжид загварыг загварчлах, эмхэтгэх, туршихад шаардлагатай.
Зураг 1. Хөгжил Сtages
Холбогдох мэдээлэл
- DisplayPort Intel FPGA IP хэрэглэгчийн гарын авлага
- Intel Quartus Prime Pro хувилбар руу шилжиж байна
Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг ч аливаа бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна.
*Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.
ISO 9001:2015 Бүртгэгдсэн
1.1. Лавлах бүтэц
Зураг 2. Лавлах бүтэц
Хүснэгт 1. Дизайн Example Бүрэлдэхүүн хэсгүүд
| Хавтас | Files |
| rtl/core | dp_core.ip |
| dp_rx. ip | |
| dp_tx. ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX барилгын блок) |
| dp_rx_data_fifo. ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX барилгын блок) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Техник хангамж, програм хангамжийн шаардлага
Intel нь дизайныг туршихын тулд дараах техник хангамж, програм хангамжийг ашигладагampле:
Техник хангамж
- Intel Agilex I-Series Development Kit
- DisplayPort эх сурвалж GPU
- DisplayPort угаалтуур (монитор)
- Bitec DisplayPort FMC охин карт Revision 8C
- DisplayPort кабель
Програм хангамж
- Intel Quartus® Prime
- Synopsys* VCS симулятор
1.3. Дизайныг бий болгох
Дизайныг үүсгэхийн тулд Intel Quartus Prime програм хангамжийн DisplayPort Intel FPGA IP параметрийн засварлагчийг ашиглана ууample.
Зураг 3. Дизайн урсгалыг бий болгох
- Tools ➤ IP Catalog-г сонгоод, зорилтот төхөөрөмжийн гэр бүл болгон Intel Agilex F-tile-г сонго.
Жич: Дизайны өмнөхample нь зөвхөн Intel Agilex F-хавтанцар төхөөрөмжүүдийг дэмждэг. - IP каталогоос DisplayPort Intel FPGA IP-г олоод давхар товшино уу. Шинэ IP өөрчлөлтийн цонх гарч ирнэ.
- Өөрийнхөө IP хувилбарт дээд түвшний нэрийг зааж өгнө үү. Параметр засварлагч нь IP хувилбарын тохиргоог a-д хадгалдаг file нэрлэсэн .ip.
- Төхөөрөмжийн талбараас Intel Agilex F-төхөөрөмжийг сонгох эсвэл Intel Quartus Prime програм хангамжийн төхөөрөмжийн өгөгдмөл сонголтыг хадгална уу.
- OK дарна уу. Параметр засварлагч гарч ирнэ.
- TX болон RX аль алинд нь хүссэн параметрүүдийг тохируулна уу.
- Загварын дагуу Example tab дээр DisplayPort SST Зэрэгцээ давталтгүйгээр ПГУ-г сонгоно уу.
- Testbench-ийг үүсгэхийн тулд Simulation-г сонгоод, Synthesis-ийг сонгон техник хангамжийн дизайныг үүсгэнэ үүample. Та дизайныг гаргахын тулд эдгээр сонголтуудаас дор хаяж нэгийг нь сонгох ёстойample fileс. Хэрэв та хоёуланг нь сонговол үүсгэх хугацаа уртасна.
- Target Development Kit-ийн хувьд Intel Agilex I-Series SOC Development Kit-ийг сонго. Энэ нь 4-р алхам дээр сонгосон зорилтот төхөөрөмжийг хөгжүүлэлтийн хэрэгсэл дээрх төхөөрөмжтэй тааруулж өөрчлөхөд хүргэдэг. Intel Agilex I-Series SOC Development Kit-ийн хувьд анхдагч төхөөрөмж нь AGIB027R31B1E2VR0 юм.
- Ex Generate дээр дарна ууample Дизайн.
1.4. Дизайныг дуурайлган хийх
DisplayPort Intel FPGA IP дизайн өмнөхample testbench нь TX instance-ээс RX instance хүртэлх цуваа давталтын дизайныг дуурайдаг. Дотоод видео загвар үүсгэгч модуль нь DisplayPort TX жишээг жолооддог ба RX инстанцийн видео гаралт нь testbench дээрх CRC шалгагчтай холбогддог.
Зураг 4. Дизайн загварчлалын урсгал
- Synopsys simulator хавтас руу очоод VCS-г сонгоно уу.
- Симуляцийн скриптийг ажиллуул.
Эх сурвалж vcs_sim.sh - Скрипт нь Quartus TLG-ийг гүйцэтгэж, симулятор дахь testbench-ийг эмхэтгэж, ажиллуулдаг.
- Үр дүнд дүн шинжилгээ хийх.
Амжилттай симуляци нь Эх сурвалж ба шингээгч SRC-ийн харьцуулалтаар төгсдөг.
1.5. Дизайныг эмхэтгэх, турших
Зураг 5. Дизайныг эмхэтгэх, загварчлах
Техник хангамж дээр үзүүлэх туршилтыг эмхэтгэх, ажиллуулахampдизайн хийхдээ дараах алхмуудыг дагана уу:
- Техник хангамжийг баталгаажуулна ууample дизайны үе шат дууссан.
- Intel Quartus Prime Pro Edition програмыг ажиллуулаад нээнэ үү / quartus/agi_dp_demo.qpf.
- Боловсруулж байна ➤ Эмхэтгэлийг эхлүүлэх дээр дарна уу.
- Амжилттай эмхэтгэсний дараа Intel Quartus Prime Pro Edition програм хангамж нь .sof үүсгэдэг file таны заасан лавлахад.
- Bitec охин карт дээрх DisplayPort RX холбогчийг компьютер дээрх график карт гэх мэт гадаад DisplayPort эх үүсвэрт холбоно уу.
- Bitec охин карт дээрх DisplayPort TX холбогчийг видео анализатор эсвэл компьютерийн дэлгэц гэх мэт DisplayPort угаалтуур төхөөрөмжид холбоно уу.
- Хөгжлийн самбар дээрх бүх унтраалга нь үндсэн байрлалд байгаа эсэхийг шалгаарай.
- Сонгосон Intel Agilex F-Tile төхөөрөмжийг үүсгэсэн .sof ашиглан хөгжүүлэлтийн самбар дээр тохируулна уу file (Хэрэгслүүд ➤ Программист).
- DisplayPort угаалтуурын төхөөрөмж нь видеоны эх сурвалжаас үүсгэсэн видеог харуулдаг.
Холбогдох мэдээлэл
Intel Agilex I-Series FPGA Development Kit Хэрэглэгчийн гарын авлага/
1.5.1. ELF-ийг сэргээж байна File
Анхдагч байдлаар, ELF file нь динамик дизайныг үүсгэх үед үүсдэгample.
Гэсэн хэдий ч зарим тохиолдолд та ELF-ийг сэргээх хэрэгтэй file Хэрэв та програм хангамжийг өөрчилсөн бол file эсвэл dp_core.qsys-г дахин үүсгэнэ үү file. dp_core.qsys файлыг сэргээж байна file .sopcinfo-г шинэчилдэг file, энэ нь таныг ELF-ийг сэргээхийг шаарддаг file.
- Руу явах /програм хангамж, шаардлагатай бол кодыг засварлана.
- Руу явах /скрипт хийгээд дараах бүтээх скриптийг ажиллуулна уу: source build_sw.sh
• Windows дээр Nios II Command Shell-г хайж олоод нээнэ үү. Nios II Command Shell-д очно уу /скрипт хийгээд build_sw.sh эх сурвалжийг ажиллуул.
Жич: Windows 10 дээр бүтээх скриптийг ажиллуулахын тулд таны систем Linux-д зориулсан Windows дэд системүүдийг (WSL) шаарддаг. WSL суулгах алхмуудын талаар дэлгэрэнгүй мэдээллийг Nios II програм хангамж хөгжүүлэгчийн гарын авлагаас авна уу.
• Линукс дээр Platform Designer програмыг ажиллуулаад Tools ➤ Nios II Command Shell-ийг нээнэ үү. Nios II Command Shell-д очно уу /скрипт хийгээд build_sw.sh эх сурвалжийг ажиллуул. - .elf байгаа эсэхийг шалгаарай file онд үүсгэгддэг /програм хангамж/ dp_demo.
- Үүсгэсэн .elf татаж авах file .sof-г дахин хөрвүүлэхгүйгээр FPGA руу file дараах скриптийг ажиллуулснаар: nios2-татаж авах /програм хангамж/dp_demo/*.elf
- Шинэ програм хангамж хүчин төгөлдөр болохын тулд FPGA самбар дээрх дахин тохируулах товчийг дарна уу.
1.6. DisplayPort Intel FPGA IP дизайн Example Параметрүүд
Хүснэгт 2. DisplayPort Intel FPGA IP Design ExampIntel Agilex Ftile төхөөрөмжийн QSF хязгаарлалт
| QSF хязгаарлалт |
Тодорхойлолт |
| set_global_assignment -нэр VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Quartus 22.2-с эхлэн энэхүү QSF хязгаарлалт нь DisplayPort өөрчлөн SRC (Soft Reset Controller) урсгалыг идэвхжүүлэхэд шаардлагатай болно. |
Хүснэгт 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-хавтан төхөөрөмжийн параметрүүд
| Параметр | Үнэ цэнэ | Тодорхойлолт |
| Боломжтой загвар Example | ||
| Дизайныг сонгоно уу | •Үгүй •ПГУ-гүй DisplayPort SST Зэрэгцээ давталт •AXIS видео интерфэйстэй DisplayPort SST зэрэгцээ давталт |
Загварыг сонгоно ууample бий болно. •Үгүй: Ямар ч загвар байхгүйample нь одоогийн параметрийг сонгох боломжтой. •DisplayPort SST ПГУ-гүй Зэрэгцээ давталт: Энэхүү загвар нь өмнөхample нь видео оролтын зургийн портыг идэвхжүүлэх үед Pixel Clock Recovery (PCR) модульгүйгээр DisplayPort угаалтуураас DisplayPort эх үүсвэр рүү параллель буцах үйлдлийг харуулж байна. • AXIS видео интерфэйстэй DisplayPort SST зэрэгцээ давталт: Энэхүү загвар нь өмнөхampИдэвхтэй видео өгөгдлийн протоколуудыг идэвхжүүлэх тохиргоог AXIS-VVP бүрэн гэж тохируулсан үед le нь DisplayPort угаалтуураас AXIS видео интерфэйстэй DisplayPort эх үүсвэр рүү параллель эргэлт хийхийг харуулж байна. |
| Дизайн Example Files | ||
| Симуляци | Асаах, унтраах | Шаардлагатай зүйлийг үүсгэхийн тулд энэ сонголтыг асаана уу fileсимуляцийн туршилтын тавцангийн хувьд s. |
| Синтез | Асаах, унтраах | Шаардлагатай зүйлийг үүсгэхийн тулд энэ сонголтыг асаана уу files нь Intel Quartus Prime эмхэтгэл болон техник хангамжийн дизайнд зориулагдсан. |
| Үүсгэсэн HDL формат | ||
| Үүсгэх File Формат | Verilog, VHDL | Үүсгэсэн загварт зориулсан HDL форматыг сонгоно ууample fileтогтоосон. Тайлбар: Энэ сонголт нь зөвхөн үүсгэсэн дээд түвшний IP форматыг тодорхойлно fileс. Бусад бүх files (жишээ ньample testbenches болон дээд түвшний files техник хангамжийн үзүүлэн) Verilog HDL форматтай байна. |
| Зорилтот хөгжлийн багц | ||
| Самбарыг сонгоно уу | •Хөгжлийн хэрэгсэл байхгүй •Intel Agilex I-Series Хөгжлийн багц |
Зорилтот загварт зориулсан самбарыг сонгоно ууample. |
| Параметр | Үнэ цэнэ | Тодорхойлолт |
| •Хөгжлийн хэрэгсэл байхгүй: Энэ сонголт нь дизайны бүх техник хангамжийг оруулаагүй болноample. P цөм нь бүх зүү хуваарилалтыг виртуал пин рүү тохируулдаг. •Intel Agilex I-Series FPGA Development Kit: Энэ сонголт нь төслийн зорилтот төхөөрөмжийг энэхүү хөгжүүлэлтийн хэрэгсэл дээрх төхөөрөмжтэй тааруулахын тулд автоматаар сонгоно. Хэрэв таны самбарын хувилбар өөр төхөөрөмжийн хувилбартай бол та Зорилтот төхөөрөмжийг өөрчлөх параметрийг ашиглан зорилтот төхөөрөмжийг өөрчилж болно. IP цөм нь хөгжүүлэлтийн багцын дагуу бүх зүү хуваарилалтыг тогтоодог. Жич: Урьдчилсан зураг төсөл Example нь энэ Quartus хувилбарын техник хангамж дээр функцээр баталгаажаагүй байна. •Custom Development Kit: Энэ сонголт нь дизайн хийх боломжийг олгодогampIntel FPGA бүхий гуравдагч талын хөгжүүлэлтийн хэрэгсэл дээр турших. Та пин даалгаврыг өөрөө тохируулах хэрэгтэй байж магадгүй. |
||
| Зорилтот төхөөрөмж | ||
| Зорилтот төхөөрөмжийг өөрчлөх | Асаах, унтраах | Энэ сонголтыг асааж, хөгжүүлэлтийн хэрэгсэлд тохирох төхөөрөмжийн хувилбарыг сонгоно уу. |
Зэрэгцээ давталтын дизайн Examples
DisplayPort Intel FPGA IP дизайн өмнөхamples нь Pixel Clock Recovery (PCR) модульгүйгээр DisplayPort RX инстанцаас DisplayPort TX инстанц руу зэрэгцээ давталтыг харуулж байна.
Хүснэгт 4. DisplayPort Intel FPGA IP Design ExampIntel Agilex F-хавтанцар төхөөрөмжид зориулсан le
| Дизайн Example | Зориулалт | Өгөгдлийн хурд | Сувгийн горим | Давталтын төрөл |
| ПГУ-гүй DisplayPort SST зэрэгцээ давталт | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Энгийн | ПГУ-гүй зэрэгцээ |
| AXIS видео интерфэйстэй DisplayPort SST зэрэгцээ давталт | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Энгийн | AXIS видео интерфэйстэй зэрэгцээ |
2.1. Intel Agilex F-хавтан DisplayPort SST Зэрэгцээ давталтын дизайн Онцлогууд
SST зэрэгцээ давталтын дизайн өмнөхamples нь DisplayPort угаалтуураас DisplayPort эх үүсвэр рүү нэг видео урсгалыг дамжуулж байгааг харуулж байна.
Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг ч аливаа бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна. *Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.
ISO 9001:2015 Бүртгэгдсэн
Зураг 6. ПГУ-гүй Intel Agilex F-tile DisplayPort SST Parallel Loopback
- Энэ хувилбарт DisplayPort эх сурвалжийн TX_SUPPORT_IM_ENABLE параметрийг асааж, видео зургийн интерфейсийг ашигладаг.
- DisplayPort угаалтуур нь GPU гэх мэт гадаад видео эх сурвалжаас видео болон аудио урсгалыг хүлээн авч, параллель видео интерфэйс болгон тайлдаг.
- DisplayPort угаалтуурын видео гаралт нь DisplayPort эх сурвалжийн видео интерфэйсийг шууд удирдаж, дэлгэц рүү дамжуулахын өмнө DisplayPort үндсэн холбоос руу кодлодог.
- IOPLL нь DisplayPort угаалтуур болон эх видео цагийг тогтмол давтамжтайгаар удирддаг.
- Хэрэв DisplayPort угаалтуур болон эх сурвалжийн MAX_LINK_RATE параметрийг HBR3, PIXELS_PER_CLOCK-ийг Quad гэж тохируулсан бол видео цаг нь 300Kp8 пикселийн хурдыг (30/1188 = 4 МГц) дэмжихийн тулд 297 МГц давтамжтайгаар ажилладаг.
Зураг 7. Intel Agilex F-tile DisplayPort SST AXIS видеотой зэрэгцээ давталт Интерфэйс
- Энэ хувилбарт DisplayPort-ийн эх үүсвэр ба шингээгч параметрийн тэнхлэгийн видео мэдээллийн интерфейсийг идэвхжүүлэхийн тулд ACTIVE VIDEO DATA PROTOCOLS-ийг идэвхжүүлэхийн тулд AXIS-VVP FULL гэснийг сонго.
- DisplayPort угаалтуур нь GPU гэх мэт гадаад видео эх сурвалжаас видео болон аудио урсгалыг хүлээн авч, параллель видео интерфэйс болгон тайлдаг.
- DisplayPort угаалтуур нь видео өгөгдлийн урсгалыг тэнхлэгийн видео өгөгдөл болгон хувиргаж, VVP Video Frame Buffer-ээр дамжуулан DisplayPort эх тэнхлэгийн видео өгөгдлийн интерфейсийг жолооддог. DisplayPort Source нь тэнхлэгийн видео өгөгдлийг дэлгэц рүү дамжуулахаас өмнө DisplayPort үндсэн холбоос болгон хувиргадаг.
- Энэхүү дизайны хувилбарт rx/tx_axi4s_clk, rx_vid_clk, tx_vid_clk гэсэн гурван үндсэн видео цаг байдаг. axi4s_clk нь Source болон Sink дахь AXIS модулиудад 300 МГц давтамжтайгаар ажилладаг. rx_vid_clk нь DP Sink Video дамжуулах хоолойг 300 МГц давтамжтайгаар ажиллуулдаг (8Kp30 4PIP хүртэл ямар ч нарийвчлалыг дэмжих), харин tx_vid_clk нь DP Source Video дамжуулах хоолойг бодит Pixel Clock давтамжаар (PIP-д хуваасан) ажиллуулдаг.
- Энэхүү дизайны хувилбар нь нягтралд шилжүүлэгчийг илрүүлэх үед I2C програмчлалаар дамжуулан tx_vid_clk давтамжийг SI5391B OSC дээр автоматаар тохируулдаг.
- Энэхүү дизайны хувилбар нь зөвхөн DisplayPort програм хангамжид урьдчилан тодорхойлсон тодорхой тооны нарийвчлалыг харуулдаг, тухайлбал:
- 720p60, RGB
- 1080p60, RGB
- 4K30, RGB
- 4K60, RGB
2.2. Цагны схем
Цагийн схем нь DisplayPort Intel FPGA IP дизайн дахь цагны домэйнүүдийг харуулсан болно.ample.
Зураг 8. Intel Agilex F-tile DisplayPort Transceiver-ийн цагны схем
Хүснэгт 5. Цагийн схемийн дохио
| Диаграм дахь цаг |
Тодорхойлолт |
| SysPLL refclk | F-tile System PLL лавлах цаг нь тухайн гаралтын давтамжийн хувьд System PLL-д хуваагдах дурын цагийн давтамж байж болно. Энэ загварт жишээлбэлample, system_pll_clk_link болон rx/tx refclk_link нь ижил 150 MHz SysPLL refclk-ийг хуваалцдаг. |
| Диаграм дахь цаг | Тодорхойлолт |
| Энэ нь харгалзах гаралтын портыг DisplayPort Phy Top-д холбохоос өмнө тусгай дамжуулагчийн лавлагааны цагийн зүүгээс Reference болон System PLL Clocks IP-ийн оролтын цагны порт руу холбогдсон чөлөөт ажиллаж байгаа цаг байх ёстой. Жич: Энэ загварт зориулсан жишээлбэлample, Clock Controller GUI Si5391A OUT6-г 150 MHz болгон тохируулна уу. |
|
| system pll clk холбоос | Бүх DisplayPort хурдыг дэмжих системийн PLL гаралтын хамгийн бага давтамж нь 320 МГц байна. Энэ загвар нь өмнөхample нь 900 МГц (хамгийн өндөр) гаралтын давтамжийг ашигладаг тул SysPLL refclk-ийг 150 МГц давтамжтай rx/tx refclk_link-тай хуваалцах боломжтой. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR болон Tx PLL Link refclk нь 150 МГц-т бэхлэгдсэн бөгөөд бүх DisplayPort өгөгдлийн хурдыг дэмждэг. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort холболтын хурдны цаг нь DisplayPort IP цөмд зориулагдсан. Өгөгдлийн хурдтай тэнцэх давтамжийг зэрэгцээ өгөгдлийн өргөнд хуваана. Exampле: Давтамж = өгөгдлийн хурд / өгөгдлийн өргөн = 8.1G (HBR3) / 40 бит = 202.5 МГц |
2.3. Simulation Testbench
Simulation testbench нь DisplayPort TX цуваа холболтыг RX рүү дуурайдаг.
Зураг 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench блок диаграмм
Хүснэгт 6. Testbench-ийн бүрэлдэхүүн хэсгүүд
| Бүрэлдэхүүн хэсэг | Тодорхойлолт |
| Видео загвар үүсгэгч | Энэ генератор нь таны тохируулж болох өнгөт зураасыг гаргадаг. Та видео форматын цагийг тохируулж болно. |
| Testbench Control | Энэ блок нь симуляцийн туршилтын дарааллыг хянаж, TX цөмд шаардлагатай өдөөлтийн дохиог үүсгэдэг. Testbench хяналтын блок нь мөн харьцуулалт хийхийн тулд эх үүсвэр болон угаалтуураас CRC утгыг уншдаг. |
| RX Link хурдны цаг давтамж шалгагч | Энэхүү шалгагч нь RX дамжуулагчийн сэргээсэн цагийн давтамж нь хүссэн өгөгдлийн хурдтай таарч байгаа эсэхийг шалгадаг. |
| TX Link хурдны цаг давтамж шалгагч | Энэхүү шалгагч нь TX дамжуулагчийн сэргээсэн цагийн давтамж нь хүссэн өгөгдлийн хурдтай таарч байгаа эсэхийг шалгадаг. |
Симуляцийн тест нь дараах баталгаажуулалтыг хийдэг.
Хүснэгт 7. Testbench баталгаажуулалт
| Туршилтын шалгуур |
Баталгаажуулалт |
| • HBR3 өгөгдлийн хурдаар холбох сургалт • DP Status нь TX болон RX Link Speed давтамжийг хоёуланг нь тохируулж хэмжиж байгаа эсэхийг шалгахын тулд DPCD бүртгэлийг уншина уу. |
Холболтын хурдыг хэмжихийн тулд давтамж шалгагчийг нэгтгэдэг TX болон RX дамжуулагчаас цагны давтамжийн гаралт. |
| • TX-аас RX хүртэл видео загварыг ажиллуул. • Эх үүсвэр ба угаалтуур хоёулангийнх нь ХХХ-г таарч байгаа эсэхийг шалгах |
• Видео загвар үүсгэгчийг DisplayPort Source-д холбож, видео загварыг үүсгэнэ. • Дараа нь Testbench хяналт нь DPTX болон DPRX бүртгэлээс Эх сурвалж болон шингээгч CRC-ийн аль алиныг нь уншиж, CRC утгууд хоёулаа ижил байгаа эсэхийг харьцуулна. Тайлбар: CRC-ийг тооцоолохын тулд та Support CTS туршилтын автоматжуулалтын параметрийг идэвхжүүлэх ёстой. |
F-Tile DisplayPort Intel FPGA IP Design Ex-д зориулсан баримт бичгийн засварын түүхample хэрэглэгчийн гарын авлага
| Баримт бичгийн хувилбар | Intel Quartus Prime хувилбар | IP хувилбар | Өөрчлөлтүүд |
| 2022.09.02 | 22. | 20.0.1 | • DisplayPort Intel Agilex F-Tile FPGA IP Design Ex-ээс баримт бичгийн нэрийг өөрчилсөнample Хэрэглэгчийн гарын авлага F-Tile DisplayPort Intel FPGA IP Design Example хэрэглэгчийн гарын авлага. •AXIS видео дизайныг идэвхжүүлсэн Exampхувилбар. •Статик хурдны загварыг устгаж, Multi Rate Design Ex-ээр сольсонample. • DisplayPort Intel FPGA IP Design Ex-ийн тэмдэглэлийг устгасанampIntel Quartus Prime 21.4 програм хангамжийн хувилбар нь зөвхөн урьдчилсан дизайны өмнөх хувилбарыг дэмждэг гэсэн хурдан эхлүүлэх гарын авлага.amples. •Лавлах бүтцийн дүрсийг зөв зургаар сольсон. •Regenerating ELF хэсгийг нэмсэн File Дизайныг эмхэтгэх, турших хэсэг. •Техник хангамж, програм хангамжийн шаардлагууд хэсгийг шинэчилж нэмэлт техник хангамжийг оруулсан шаардлага. |
| 2021.12.13 | 21. | 20.0.0 | Анхны хувилбар. |
Intel корпораци. Бүх эрх хуулиар хамгаалагдсан. Intel, Intel лого болон бусад Intel тэмдэг нь Intel корпораци эсвэл түүний охин компаниудын худалдааны тэмдэг юм. Intel нь өөрийн FPGA болон хагас дамжуулагч бүтээгдэхүүнүүдээ Intel-ийн стандарт баталгааны дагуу одоогийн техникийн үзүүлэлтүүдэд нийцүүлэн ажиллуулах баталгаа өгдөг ч аливаа бүтээгдэхүүн, үйлчилгээнд ямар ч үед мэдэгдэлгүйгээр өөрчлөлт оруулах эрхтэй. Intel нь бичгээр тохиролцсоноос бусад тохиолдолд энд дурдсан аливаа мэдээлэл, бүтээгдэхүүн, үйлчилгээг ашиглах, ашиглахаас үүдэн гарах хариуцлага, хариуцлага хүлээхгүй. Intel-ийн хэрэглэгчид нийтлэгдсэн мэдээлэлд найдах, бүтээгдэхүүн, үйлчилгээний захиалга өгөхөөс өмнө төхөөрөмжийн техникийн үзүүлэлтүүдийн хамгийн сүүлийн хувилбарыг авахыг зөвлөж байна.
*Бусад нэр, брэндийг бусдын өмч гэж үзэж болно.
ISO 9001:2015 Бүртгэгдсэн
Онлайн хувилбар
Санал хүсэлт илгээх
УГ-20347
ID: 709308
Хувилбар: 2022.09.02
Баримт бичиг / нөөц
 |
intel F-Tile DisplayPort FPGA IP Design Example [pdf] Хэрэглэгчийн гарын авлага F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Exampле, УГ-20347, 709308 |
