F-Tile DisplayPort FPGA IP ဒီဇိုင်း Example
အသုံးပြုသူလမ်းညွှန်
F-Tile DisplayPort FPGA IP ဒီဇိုင်း Example
Intel® Quartus® Prime Design Suite အတွက် အပ်ဒိတ်လုပ်ထားသည်- 22.2 IP ဗားရှင်း- 21.0.1
DisplayPort Intel FPGA IP ဒီဇိုင်းထွample အမြန်စတင်လမ်းညွှန်
DisplayPort Intel® F-tile စက်ပစ္စည်းများတွင် ပေါင်းစပ်စမ်းသပ်ခြင်းနှင့် ဟာ့ဒ်ဝဲစမ်းသပ်ခြင်း FPGA IP ဒီဇိုင်းဟောင်းတို့ကို ပံ့ပိုးပေးသည့် ဟာ့ဒ်ဝဲဒီဇိုင်းနှင့် ဟာ့ဒ်ဝဲဒီဇိုင်းတို့ပါရှိသည်။ampIntel Agilex™ အတွက် les
DisplayPort Intel FPGA IP သည် အောက်ပါဒီဇိုင်းဟောင်းကို ပေးဆောင်သည်။amples-
- Pixel Clock Recovery (PCR) မော်ဂျူးမပါဘဲ DisplayPort SST အပြိုင်လှည့်ကွက်
- AXIS ဗီဒီယိုအင်တာဖေ့စ်နှင့်အတူ DisplayPort SST အပြိုင်လှည့်ကွက်
ဒီဇိုင်းထုတ်တဲ့အခါ exampparameter editor သည် အလိုအလျောက် ဖန်တီးပေးပါသည်။ fileဟာ့ဒ်ဝဲတွင် ဒီဇိုင်းကို ပုံဖော်ရန်၊ စုစည်းရန်နှင့် စမ်းသပ်ရန် လိုအပ်သည်။
ပုံ 1. Development Stages
ဆက်စပ်အချက်အလက်
- DisplayPort Intel FPGA IP အသုံးပြုသူလမ်းညွှန်
- Intel Quartus Prime Pro Edition သို့ ပြောင်းရွှေ့ခြင်း။
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
ISO 9001:2015 မှတ်ပုံတင်ထားသည်။
၂.၁။ လမ်းညွှန်ဖွဲ့စည်းပုံ
ပုံ 2. Directory Structure
Table 1. Design Exampအစိတ်အပိုင်းများ
| ဖိုင်တွဲများ | Files |
| rtl/core | dp_core.ip |
| dp_rx ip | |
| dp_tx ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX တည်ဆောက်မှုပိတ်ဆို့) |
| dp_rx_data_fifo ip | |
| rx_top_phy sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX တည်ဆောက်မှုပိတ်ဆို့) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
၁.၂။ Hardware နှင့် Software လိုအပ်ချက်များ
Intel သည် ဒီဇိုင်းဟောင်းကို စမ်းသပ်ရန် အောက်ပါ ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ်ကို အသုံးပြုသည်။ample-
ဟာ့ဒ်ဝဲ
- Intel Agilex I-Series Development Kit
- DisplayPort အရင်းအမြစ် GPU
- DisplayPort Sink (မော်နီတာ)
- Bitec DisplayPort FMC သမီးကတ် Revision 8C
- DisplayPort ကြိုးများ
ဆော့ဝဲ
- Intel Quartus® Prime
- Synopsys* VCS Simulator
၁.၃။ ဒီဇိုင်းဖန်တီးခြင်း။
ဒီဇိုင်းဟောင်းကိုထုတ်လုပ်ရန် Intel Quartus Prime ဆော့ဖ်ဝဲလ်တွင် DisplayPort Intel FPGA IP ကန့်သတ်ချက်အယ်ဒီတာကို အသုံးပြုပါ။ampလဲ့
ပုံ ၃။ Design Flow ကို ဖန်တီးခြင်း။
- Tools ➤ IP Catalog ကိုရွေးချယ်ပြီး ပစ်မှတ်ကိရိယာမိသားစုအဖြစ် Intel Agilex F-tile ကိုရွေးချယ်ပါ။
မှတ်ချက် - ဒီဇိုင်းဟောင်းample သည် Intel Agilex F-tile စက်ပစ္စည်းများကိုသာ ထောက်ပံ့ပေးသည်။ - IP Catalog တွင် DisplayPort Intel FPGA IP ကိုရှာပြီး နှစ်ချက်နှိပ်ပါ။ New IP Variation ဝင်းဒိုး ပေါ်လာသည်။
- သင့်စိတ်ကြိုက် IP ဗားရှင်းအတွက် ထိပ်တန်းအမည်ကို သတ်မှတ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်သူသည် IP ကွဲပြားမှုဆက်တင်များကို a တွင် သိမ်းဆည်းသည်။ file အမည်ရှိ .ip
- စက်ပစ္စည်းအကွက်တွင် Intel Agilex F-tile စက်ပစ္စည်းကို ရွေးချယ်ပါ သို့မဟုတ် မူရင်း Intel Quartus Prime ဆော့ဖ်ဝဲလ် စက်ပစ္စည်းရွေးချယ်မှုကို ထားရှိပါ။
- OK ကိုနှိပ်ပါ။ ကန့်သတ်ချက်တည်းဖြတ်မှုပေါ်လာသည်။
- TX နှင့် RX နှစ်ခုလုံးအတွက် လိုချင်သော parameters များကို configure လုပ်ပါ။
- Design Ex ရဲ့အောက်မှာampတက်ဘ်တွင် PCR မပါဘဲ DisplayPort SST Parallel Loopback ကိုရွေးချယ်ပါ။
- testbench ကိုထုတ်လုပ်ရန် Simulation ကိုရွေးချယ်ပြီး ဟာ့ဒ်ဝဲဒီဇိုင်း ex ကိုထုတ်လုပ်ရန် Synthesis ကိုရွေးချယ်ပါ။ampလဲ့ ဒီဇိုင်းဟောင်းကို ထုတ်လုပ်ရန် ဤရွေးချယ်စရာများထဲမှ အနည်းဆုံးတစ်ခုကို သင်ရွေးချယ်ရပါမည်။ample file၎။ နှစ်ခုလုံးကို ရွေးရင် မျိုးဆက်အချိန် ပိုကြာလာမယ်။
- Target Development Kit အတွက် Intel Agilex I-Series SOC Development Kit ကို ရွေးပါ။ ၎င်းသည် အဆင့် 4 တွင် ရွေးချယ်ထားသော ပစ်မှတ်စက်ပစ္စည်းအား ဖွံ့ဖြိုးတိုးတက်မှုကိရိယာအစုံရှိ စက်ပစ္စည်းနှင့် ကိုက်ညီစေရန် ပြောင်းလဲစေသည်။ Intel Agilex I-Series SOC Development Kit အတွက်၊ မူရင်းစက်ပစ္စည်းမှာ AGIB027R31B1E2VR0 ဖြစ်သည်။
- Generate Ex ကိုနှိပ်ပါ။ample ဒီဇိုင်း။
၁.၄။ ဒီဇိုင်းကို ပုံဖော်ခြင်း။
DisplayPort Intel FPGA IP ဒီဇိုင်းဟောင်းample testbench သည် TX instance တစ်ခုမှ RX instance သို့ serial loopback ဒီဇိုင်းကို တုပသည်။ အတွင်းပိုင်း ဗီဒီယိုပုံစံ ဂျင်နရေတာ module တစ်ခုသည် DisplayPort TX instance ကို မောင်းနှင်ပြီး RX instance ဗီဒီယိုအထွက်သည် testbench ရှိ CRC checkers များနှင့် ချိတ်ဆက်သည်။
ပုံ 4. Design Simulation Flow
- Synopsys simulator ဖိုဒါသို့သွားပြီး VCS ကိုရွေးချယ်ပါ။
- သရုပ်တူ ဇာတ်ညွှန်းကို ဖွင့်ပါ။
အရင်းအမြစ် vcs_sim.sh - ဇာတ်ညွှန်းသည် Quartus TLG ကိုလုပ်ဆောင်ပြီး simulator တွင် testbench ကို compile လုပ်ပြီး run သည်။
- ရလဒ်ကိုခွဲခြမ်းစိတ်ဖြာပါ။
အောင်မြင်သော simulation သည် Source နှင့် Sink SRC နှိုင်းယှဉ်မှုဖြင့် အဆုံးသတ်ပါသည်။
၁.၅။ ဒီဇိုင်းပြုစုခြင်းနှင့် စမ်းသပ်ခြင်း။
ပုံ 5. ဒီဇိုင်းကို စုစည်းခြင်းနှင့် အတုယူခြင်း။
ဟာ့ဒ်ဝဲဟောင်းတွင် သရုပ်ပြစမ်းသပ်မှုကို စုစည်းပြီး လုပ်ဆောင်ရန်ample ဒီဇိုင်း၊ ဤအဆင့်များကို လိုက်နာပါ။
- Hardware ex သေချာပါစေ။ampဒီဇိုင်းမျိုးဆက် ပြီးပါပြီ။
- Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲကိုဖွင့်ပြီး ဖွင့်ပါ။ /quartus/agi_dp_demo.qpf။
- Processing ➤ Start Compilation ကိုနှိပ်ပါ။
- အောင်မြင်စွာစုစည်းပြီးနောက်၊ Intel Quartus Prime Pro Edition ဆော့ဖ်ဝဲသည် .sof ကိုထုတ်ပေးသည်။ file သင်၏သတ်မှတ်ထားသောလမ်းညွှန်တွင်။
- Bitec သမီးကတ်ရှိ DisplayPort RX ချိတ်ဆက်ကိရိယာအား PC ရှိ ဂရပ်ဖစ်ကတ်ကဲ့သို့သော ပြင်ပ DisplayPort အရင်းအမြစ်သို့ ချိတ်ဆက်ပါ။
- Bitec သတို့သမီးကတ်ရှိ DisplayPort TX ချိတ်ဆက်ကိရိယာကို ဗီဒီယိုခွဲခြမ်းစိတ်ဖြာသည့်ကိရိယာ သို့မဟုတ် PC မော်နီတာကဲ့သို့သော DisplayPort စုပ်ခွက်ကိရိယာသို့ ချိတ်ဆက်ပါ။
- ဖွံ့ဖြိုးတိုးတက်မှုဘုတ်အဖွဲ့ရှိ ခလုတ်များအားလုံးသည် ပုံသေအနေအထားတွင် ရှိနေကြောင်း သေချာပါစေ။
- ထုတ်လုပ်ထားသော .sof ကို အသုံးပြု၍ ဖွံ့ဖြိုးတိုးတက်မှုဘုတ်အဖွဲ့တွင် ရွေးချယ်ထားသော Intel Agilex F-Tile စက်ပစ္စည်းကို ပြင်ဆင်သတ်မှတ်ပါ file (Tools ➤ Programmer )။
- DisplayPort စုပ်စက်သည် ဗီဒီယိုရင်းမြစ်မှ ထုတ်လုပ်သည့် ဗီဒီယိုကို ပြသသည်။
ဆက်စပ်အချက်အလက်
Intel Agilex I-Series FPGA Development Kit အသုံးပြုသူလမ်းညွှန်/
၁.၅.၁။ ELF ကို ပြန်လည်ထူထောင်ခြင်း။ File
မူရင်းအားဖြင့်၊ ELF file dynamic ဒီဇိုင်း ex ကို ထုတ်ပေးသောအခါတွင် ထုတ်ပေးသည်။ampလဲ့
သို့သော်၊ အချို့ကိစ္စများတွင် သင်သည် ELF ကို ပြန်ထုတ်ရန် လိုအပ်သည်။ file ဆော့ဖ်ဝဲကို မွမ်းမံမည်ဆိုပါက၊ file သို့မဟုတ် dp_core.qsys ကို ပြန်ထုတ်ပါ။ file. dp_core.qsys ကို ပြန်လည်ထုတ်ပေးခြင်း။ file .sopcinfo ကို အပ်ဒိတ်လုပ်သည်။ file၎င်းသည် သင့်အား ELF ကို ပြန်လည်ထုတ်ပေးရန် လိုအပ်သည်။ file.
- သွားပါ။ /software နှင့် လိုအပ်ပါက ကုဒ်ကို တည်းဖြတ်ပါ။
- သွားပါ။ /script နှင့် အောက်ပါ build script ကို execute: source build_sw.sh
• Windows တွင် Nios II Command Shell ကိုရှာဖွေပြီးဖွင့်ပါ။ Nios II Command Shell တွင်၊ သို့သွားပါ။ /script နှင့် source build_sw.sh ကို execute လုပ်ပါ။
မှတ်ချက် - Windows 10 တွင် build script ကိုလုပ်ဆောင်ရန်၊ သင့်စနစ်သည် Linux အတွက် Windows Subsystems (WSL) လိုအပ်သည်။ WSL တပ်ဆင်ခြင်းအဆင့်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက် Nios II Software Developer Handbook ကို ကိုးကားပါ။
• Linux တွင်၊ Platform Designer ကိုဖွင့်ပြီး Tools ➤ Nios II Command Shell ကိုဖွင့်ပါ။ Nios II Command Shell တွင်၊ သို့သွားပါ။ /script နှင့် source build_sw.sh ကို execute လုပ်ပါ။ - သေချာပါစေ။elf file ၌ထုတ်လုပ်သည်။ /software/ dp_demo။
- ထုတ်လုပ်လိုက်တဲ့ .elf ကို ဒေါင်းလုဒ်လုပ်ပါ။ file .sof ကို ပြန်လည်ပေါင်းစည်းခြင်းမပြုဘဲ FPGA သို့ file အောက်ပါ script ကို run ခြင်းဖြင့် nios2-download /software/dp_demo/*.elf
- ဆော့ဖ်ဝဲအသစ်အကျိုးသက်ရောက်စေရန် FPGA ဘုတ်ပေါ်ရှိ ပြန်လည်သတ်မှတ်ခလုတ်ကို နှိပ်ပါ။
၁.၆။ DisplayPort Intel FPGA IP ဒီဇိုင်းထွample ကန့်သတ်ချက်များ
ဇယား 2. DisplayPort Intel FPGA IP ဒီဇိုင်း ExampIntel Agilex Ftile စက်အတွက် QSF ကန့်သတ်ချက်
| QSF ကန့်သတ်ချက် |
ဖော်ပြချက် |
| set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Quartus 22.2 မှစတင်၍ DisplayPort စိတ်ကြိုက် SRC (Soft Reset Controller) စီးဆင်းမှုကို ဖွင့်ရန်အတွက် ဤ QSF ကန့်သတ်ချက် လိုအပ်ပါသည်။ |
ဇယား 3. DisplayPort Intel FPGA IP ဒီဇိုင်း Example Intel Agilex F-tile စက်ပစ္စည်းအတွက် ကန့်သတ်ချက်များ
| ကန့်သတ်ချက် | တန်ဖိုး | ဖော်ပြချက် |
| ရနိုင်သော ဒီဇိုင်း Example | ||
| ဒီဇိုင်းကို ရွေးပါ။ | • မရှိပါ။ • PCR မပါဘဲ DisplayPort SST Parallel Loopback • AXIS ဗီဒီယို အင်တာဖေ့စ်ပါသော မျဉ်းပြိုင် SST မျဉ်းပြိုင်လှည့်ကွက် |
ဒီဇိုင်းဟောင်းကို ရွေးပါ။ampLe to be generated. •None- ဒီဇိုင်းဟောင်း မရှိပါ။ample ကို လက်ရှိ ကန့်သတ်ရွေးချယ်မှုအတွက် ရနိုင်ပါသည်။ • PCR မပါဘဲ DisplayPort SST Parallel Loopback- ဤဒီဇိုင်းဟောင်းampVideo Input Image Port ပါရာမီတာကိုဖွင့်သောအခါတွင် သင်သည် Pixel Clock Recovery (PCR) မော်ဂျူးမပါဘဲ DisplayPort နစ်မှ DisplayPort အရင်းအမြစ်သို့ အပြိုင်လှည့်ပတ်မှုကို သရုပ်ပြသည်။ •DisplayPort SST Parallel Loopback with AXIS Video Interface- ဤဒီဇိုင်းဟောင်းampActive Video Data Protocols ကို AXIS-VVP Full အဖြစ်သတ်မှတ်ထားသောအခါတွင် DisplayPort နစ်မှ AXIS Video မျက်နှာပြင်နှင့် DisplayPort အရင်းအမြစ်သို့ အပြိုင်လှည့်ပတ်မှုကို သရုပ်ပြသည်။ |
| ဒီဇိုင်းထွample Files | ||
| သရုပ်သကန် | အဖွင့်အပိတ် | လိုအပ်သည်များကိုထုတ်လုပ်ရန် ဤရွေးချယ်မှုကိုဖွင့်ပါ။ files simulation testbench အတွက်။ |
| ပေါင်းစပ်ခြင်း။ | အဖွင့်အပိတ် | လိုအပ်သည်များကိုထုတ်လုပ်ရန် ဤရွေးချယ်မှုကိုဖွင့်ပါ။ fileIntel Quartus Prime စုစည်းမှုနှင့် ဟာ့ဒ်ဝဲဒီဇိုင်းအတွက် s။ |
| ထုတ်လုပ်ထားသော HDL ဖော်မတ် | ||
| ထုတ်လုပ်ပါ။ File ပုံစံ | Verilog၊ VHDL | ထုတ်လုပ်ထားသော ဒီဇိုင်းဟောင်းအတွက် သင်နှစ်သက်သော HDL ဖော်မတ်ကို ရွေးပါ။ample fileသတ်မှတ် မှတ်ချက်- ဤရွေးချယ်မှုသည် ထုတ်ပေးသည့် ထိပ်တန်းအဆင့် IP အတွက် ဖော်မတ်ကိုသာ ဆုံးဖြတ်သည်။ file၎။ အခြားအားလုံး files (ဥပမာample testbenches နှင့် ထိပ်တန်းအဆင့် files for hardware demonstration) သည် Verilog HDL ဖော်မတ်ဖြစ်သည်။ |
| ပစ်မှတ်ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာ | ||
| ဘုတ်ကို ရွေးပါ။ | • Development Kit မရှိပါ။ •Intel Agilex I-Series ဖွံ့ဖြိုးတိုးတက်ရေးကိရိယာ |
ပစ်မှတ်ထားသော ဒီဇိုင်းဟောင်းအတွက် ဘုတ်ကို ရွေးပါ။ampလဲ့ |
| ကန့်သတ်ချက် | တန်ဖိုး | ဖော်ပြချက် |
| • ဖွံ့ဖြိုးတိုးတက်မှု Kit မရှိပါ- ဤရွေးချယ်မှုသည် ဒီဇိုင်းဟောင်းအတွက် ဟာ့ဒ်ဝဲကဏ္ဍအားလုံးကို ဖယ်ထုတ်ထားသည်။ampလဲ့ P core သည် pin assignments အားလုံးကို virtual pins အဖြစ် သတ်မှတ်သည်။ •Intel Agilex I-Series FPGA Development Kit- ဤရွေးချယ်မှုသည် ဤဖွံ့ဖြိုးတိုးတက်မှုကိရိယာအစုံရှိ စက်ပစ္စည်းနှင့် ကိုက်ညီရန် ပရောဂျက်၏ပစ်မှတ်စက်ပစ္စည်းကို အလိုအလျောက်ရွေးချယ်သည်။ သင့်ဘုတ်အဖွဲ့ပြန်လည်ပြင်ဆင်မှုတွင် မတူညီသောစက်ပစ္စည်းမျိုးကွဲရှိပါက ပြောင်းလဲပစ်မှတ်ကိရိယာပါရာမီတာကို အသုံးပြု၍ ပစ်မှတ်စက်ပစ္စည်းကို သင်ပြောင်းလဲနိုင်သည်။ IP core သည် developer kit အရ pin assignments အားလုံးကို သတ်မှတ်သည်။ မှတ်ချက်- ပဏာမဒီဇိုင်း Example ကို ဤ Quartus ထုတ်ဝေမှုတွင် ဟာ့ဒ်ဝဲတွင် လုပ်ဆောင်နိုင်သည် မဟုတ်ကြောင်း အတည်ပြုထားပါသည်။ •Custom Development Kit- ဤရွေးချယ်မှုသည် ဒီဇိုင်းဟောင်းကို ခွင့်ပြုသည်။ampIntel FPGA ဖြင့် third-party development kit တွင် စမ်းသပ်ရန်။ ပင်နံပါတ်တာဝန်များကို သင်ကိုယ်တိုင် သတ်မှတ်ရန် လိုအပ်နိုင်သည်။ |
||
| ပစ်မှတ် ကိရိယာ | ||
| ပစ်မှတ် ကိရိယာကို ပြောင်းပါ။ | အဖွင့်အပိတ် | ဤရွေးချယ်မှုကိုဖွင့်ပြီး ဖွံ့ဖြိုးတိုးတက်မှုအစုံအတွက် နှစ်သက်သောစက်ပစ္စည်းမျိုးကွဲကို ရွေးချယ်ပါ။ |
Parallel Loopback Design Examples
DisplayPort Intel FPGA IP ဒီဇိုင်းဟောင်းampPixel Clock Recovery (PCR) module မပါဘဲ DisplayPort RX instance မှ DisplayPort TX instance သို့ အပြိုင် loopback ကို သရုပ်ပြပါ။
ဇယား 4. DisplayPort Intel FPGA IP ဒီဇိုင်း Example Intel Agilex F-tile Device အတွက်
| ဒီဇိုင်းထွample | အစွမ်းကုန် | ဒေတာနှုန်း | ရုပ်သံလိုင်းစနစ် | Loopback အမျိုးအစား |
| PCR မပါဘဲ DisplayPort SST အပြိုင်လှည့်ကွက် | DisplayPort SST | RBR၊ HRB၊ HRB2၊ HBR3 | ရိုးရှင်းသော | PCR မပါဘဲအပြိုင် |
| AXIS ဗီဒီယိုအင်တာဖေ့စ်နှင့်အတူ DisplayPort SST အပြိုင်လှည့်ကွက် | DisplayPort SST | RBR၊ HRB၊ HRB2၊ HBR3 | ရိုးရှင်းသော | AXIS Video Interface နှင့်အပြိုင် |
၂.၁။ Intel Agilex F-tile DisplayPort SST Parallel Loopback ဒီဇိုင်း အင်္ဂါရပ်များ
SST parallel loopback ဒီဇိုင်း examples သည် DisplayPort sink မှ DisplayPort အရင်းအမြစ်သို့ ဗီဒီယိုစီးကြောင်းတစ်ခုအား ထုတ်လွှင့်မှုကို သရုပ်ပြသည်။
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်များရယူပြီး။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။ *အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
ISO 9001:2015 မှတ်ပုံတင်ထားသည်။
ပုံ 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback PCR
- ဤဗားရှင်းတွင်၊ DisplayPort ရင်းမြစ်၏ ကန့်သတ်ချက်များ၊ TX_SUPPORT_IM_ENABLE ကို ဖွင့်ထားပြီး ဗီဒီယိုရုပ်ပုံမျက်နှာပြင်ကို အသုံးပြုထားသည်။
- DisplayPort စုပ်ခွက်သည် GPU ကဲ့သို့သော ပြင်ပဗီဒီယိုအရင်းအမြစ်မှ ဗီဒီယိုနှင့် သို့မဟုတ် အသံလွှင့်ခြင်းကို လက်ခံရရှိပြီး ၎င်းကို အပြိုင်ဗီဒီယိုမျက်နှာပြင်အဖြစ် ကုဒ်လုပ်သည်။
- DisplayPort နစ်မြုပ်နေသော ဗီဒီယိုအထွက်သည် DisplayPort ရင်းမြစ်ဗီဒီယို အင်တာဖေ့စ်ကို တိုက်ရိုက်မောင်းနှင်ပြီး မော်နီတာသို့မပို့မီ DisplayPort ပင်မလင့်ခ်သို့ စာဝှက်ပေးသည်။
- IOPLL သည် DisplayPort sink နှင့် source video clock နှစ်ခုလုံးကို ပုံသေကြိမ်နှုန်းဖြင့် မောင်းနှင်သည်။
- DisplayPort နစ်မြုပ်ပြီး ရင်းမြစ်၏ MAX_LINK_RATE ကန့်သတ်ဘောင်ကို HBR3 နှင့် PIXELS_PER_CLOCK ကို Quad တွင် ပုံစံချထားပါက၊ ဗီဒီယိုနာရီသည် 300Kp8 ပစ်ဇယ်နှုန်း (30/1188 = 4 MHz) ကို ပံ့ပိုးရန် 297 MHz တွင် အလုပ်လုပ်ပါသည်။
ပုံ 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback AXIS ဗီဒီယို အင်တာဖေ့စ်
- ဤဗားရှင်းတွင်၊ DisplayPort အရင်းအမြစ်နှင့် sink ကန့်သတ်ဘောင်၊ Axis Video Data Interface ကိုဖွင့်ရန်အတွက် Axis Video Data Interface ကိုဖွင့်ရန်အတွက် AXIS-VVP FULL ကိုရွေးချယ်ပါ။
- DisplayPort စုပ်ခွက်သည် GPU ကဲ့သို့သော ပြင်ပဗီဒီယိုအရင်းအမြစ်မှ ဗီဒီယိုနှင့် သို့မဟုတ် အသံလွှင့်ခြင်းကို လက်ခံရရှိပြီး ၎င်းကို အပြိုင်ဗီဒီယိုမျက်နှာပြင်အဖြစ် ကုဒ်လုပ်သည်။
- DisplayPort Sink သည် ဗီဒီယိုဒေတာစီးကြောင်းကို ဝင်ရိုးဗီဒီယိုဒေတာအဖြစ်သို့ ပြောင်းပေးကာ VVP Video Frame Buffer မှတစ်ဆင့် DisplayPort ရင်းမြစ်ဝင်ရိုးဗီဒီယိုဒေတာအင်တာဖေ့စ်ကို မောင်းနှင်ပေးသည်။ DisplayPort အရင်းအမြစ်သည် မော်နီတာသို့မပို့မီ ဝင်ရိုးဗီဒီယိုဒေတာကို DisplayPort ပင်မလင့်ခ်အဖြစ်သို့ ပြောင်းပေးသည်။
- ဤဒီဇိုင်းဗားရှင်းတွင်၊ rx/tx_axi4s_clk၊ rx_vid_clk နှင့် tx_vid_clk ဟူ၍ အဓိက ဗီဒီယိုနာရီ သုံးမျိုးရှိသည်။ axi4s_clk သည် Source နှင့် Sink ရှိ AXIS module နှစ်ခုလုံးအတွက် 300 MHz တွင် လုပ်ဆောင်သည်။ rx_vid_clk သည် 300 MHz တွင် DP Sink Video ပိုက်လိုင်းကို လုပ်ဆောင်သည် (8Kp30 4PIPs အထိ မည်သည့် resolution ကိုမဆို ပံ့ပိုးရန်)၊ tx_vid_clk သည် အမှန်တကယ် Pixel Clock ကြိမ်နှုန်း (PIP များဖြင့် ပိုင်းခြားထားသည်) တွင် DP Source Video ပိုက်လိုင်းကို လုပ်ဆောင်နေပါသည်။
- ဤဒီဇိုင်းမူကွဲသည် I2C ပရိုဂရမ်ပြုလုပ်ခြင်းမှတဆင့် tx_vid_clk ကြိမ်နှုန်းကို ဒီဇိုင်းက ကြည်လင်ပြတ်သားသောခလုတ်ကို တွေ့ရှိသောအခါတွင် စက်ပေါ်ရှိ SI5391B OSC သို့ စီစဉ်ပေးပါသည်။
- ဤဒီဇိုင်းမူကွဲသည် DisplayPort ဆော့ဖ်ဝဲလ်တွင် ကြိုတင်သတ်မှတ်ထားသည့်အတိုင်း သတ်မှတ်ထားသော ပြတ်သားမှုအရေအတွက်ကိုသာ သရုပ်ပြသည်-
- 720p60၊ RGB
- 1080p60၊ RGB
- 4K30၊ RGB
- 4K60၊ RGB
၂.၂။ နာရီအစီအစဉ်
clocking scheme သည် DisplayPort Intel FPGA IP ဒီဇိုင်းဟောင်းရှိ နာရီဒိုမိန်းများကို သရုပ်ဖော်သည်။ampလဲ့
ပုံ 8. Intel Agilex F-tile DisplayPort Transceiver clocking အစီအစဉ်
ဇယား 5. နာရီအစီအစဉ် အချက်ပြမှုများ
| ပုံတွင် နာရီ |
ဖော်ပြချက် |
| SysPLL refclk | F-tile System PLL ရည်ညွှန်းနာရီသည် အဆိုပါ အထွက်ကြိမ်နှုန်းအတွက် System PLL ဖြင့် ပိုင်းခြားနိုင်သော မည်သည့်နာရီကြိမ်နှုန်း ဖြစ်နိုင်သည်။ ဒီဒီဇိုင်း example၊ system_pll_clk_link နှင့် rx/tx refclk_link သည် တူညီသော 150 MHz SysPLL refclk ကို မျှဝေပါသည်။ |
| ပုံတွင် နာရီ | ဖော်ပြချက် |
| သက်ဆိုင်ရာ အထွက်ပေါက်ကို DisplayPort Phy Top နှင့် မချိတ်ဆက်မီ ၎င်းသည် ရည်ညွှန်းချက်နှင့် System PLL Clocks IP ၏ အဝင်နာရီပေါက်သို့ သီးခြား transceiver ရည်ညွှန်းနာရီပင်နံပါတ်မှ ချိတ်ဆက်ထားသည့် အခမဲ့လည်ပတ်နေသော နာရီဖြစ်ရပါမည်။ မှတ်ချက်- ဤဒီဇိုင်းအတွက် exampထို့နောက်၊ Clock Controller GUI Si5391A OUT6 မှ 150 MHz ကို configure လုပ်ပါ။ |
|
| စနစ် pll clk လင့်ခ် | DisplayPort နှုန်းအားလုံးကို ပံ့ပိုးရန် အနည်းဆုံး System PLL ထုတ်ပေးသည့် ကြိမ်နှုန်းမှာ 320 MHz ဖြစ်သည်။ ဒီဒီဇိုင်း example သည် 900 MHz (အမြင့်ဆုံး) အထွက်ကြိမ်နှုန်းကို အသုံးပြု၍ SysPLL refclk ကို 150 MHz ဖြစ်သည့် rx/tx refclk_link ဖြင့် မျှဝေနိုင်ပါသည်။ |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR နှင့် Tx PLL Link refclk သည် DisplayPort ဒေတာနှုန်းအားလုံးကို ပံ့ပိုးရန် 150 MHz သို့ ပြင်ဆင်ထားသည်။ |
| rx_ls_clkout / tx_ls_clkout | DisplayPort IP core မှ နာရီသို့ မြန်နှုန်းနာရီ ချိတ်ဆက်မှု။ ဒေတာနှုန်းနှင့် ညီမျှသော ကြိမ်နှုန်းကို အပြိုင်ဒေတာ အကျယ်အားဖြင့် ပိုင်းခြားသည်။ Example- ကြိမ်နှုန်း = ဒေတာနှုန်း / ဒေတာအကျယ် = 8.1G (HBR3) / 40 bits = 202.5 MHz |
၂.၃။ သရုပ်သကန်စမ်းသပ်ခုံ
Simulation testbench သည် DisplayPort TX serial loopback ကို RX သို့ တုပသည်။
ပုံ 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
ဇယား 6. Testbench အစိတ်အပိုင်းများ
| အစိတ်အပိုင်း | ဖော်ပြချက် |
| ဗီဒီယိုပုံစံ Generator | ဤမီးစက်သည် သင် configure လုပ်နိုင်သော အရောင်ဘားပုံစံများကို ထုတ်လုပ်သည်။ ဗီဒီယိုဖော်မတ်အချိန်ကိုက်ကို ကန့်သတ်နိုင်သည်။ |
| Testbench ထိန်းချုပ်မှု | ဤဘလောက်သည် စီစဥ်ခြင်း၏စမ်းသပ်မှုအစီအစဥ်ကိုထိန်းချုပ်ပြီး TX core သို့လိုအပ်သောလှုံ့ဆော်မှုအချက်ပြမှုများကိုထုတ်ပေးသည်။ နှိုင်းယှဉ်မှုများပြုလုပ်ရန် testbench ထိန်းချုပ်မှုဘလောက်သည် CRC တန်ဖိုးကိုလည်း အရင်းအမြစ်နှင့် sink နှစ်ခုလုံးမှ ဖတ်ပြသည်။ |
| RX Link Speed Clock Frequency Checker | ဤစစ်ဆေးမှုသည် RX transceiver ပြန်လည်ရယူထားသော နာရီကြိမ်နှုန်းသည် လိုချင်သောဒေတာနှုန်းနှင့် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပေးပါသည်။ |
| TX Link Speed Clock Frequency Checker | ဤစစ်ဆေးမှုသည် TX transceiver ပြန်လည်ရယူထားသော နာရီကြိမ်နှုန်းသည် လိုချင်သောဒေတာနှုန်းနှင့် ကိုက်ညီမှုရှိမရှိ စစ်ဆေးပေးပါသည်။ |
Simulation testbench သည် အောက်ပါအတည်ပြုချက်များကို လုပ်ဆောင်သည်-
ဇယား ၁။ Testbench အတည်ပြုမှုများ
| စမ်းသပ်မှုလိုအပ်ချက် |
စိစစ်ခြင်း။ |
| • ဒေတာနှုန်း HBR3 ဖြင့် သင်တန်းကို ချိတ်ဆက်ပါ။ • DP Status သည် TX နှင့် RX Link Speed ကြိမ်နှုန်း နှစ်ခုလုံးကို သတ်မှတ်ပြီး တိုင်းတာခြင်းရှိမရှိ စစ်ဆေးရန် DPCD မှတ်ပုံတင်ချက်များကို ဖတ်ပါ။ |
Link Speed ကိုတိုင်းတာရန် Frequency Checker ကို ပေါင်းစပ်ထားသည်။ TX နှင့် RX transceiver မှ နာရီ၏ ကြိမ်နှုန်းအထွက်။ |
| • TX မှ RX သို့ ဗီဒီယိုပုံစံကို ဖွင့်ပါ။ • ၎င်းတို့ကိုက်ညီမှုရှိမရှိ စစ်ဆေးရန် အရင်းအမြစ်နှင့် sink နှစ်ခုလုံးအတွက် CRC ကို အတည်ပြုပါ။ |
• ဗီဒီယိုပုံစံ ဂျင်နရေတာအား DisplayPort Source နှင့် ချိတ်ဆက်ပြီး ဗီဒီယိုပုံစံကို ထုတ်လုပ်သည်။ • Testbench ထိန်းချုပ်မှုသည် DPTX နှင့် DPRX မှတ်ပုံတင်မှုများမှ Source နှင့် Sink CRC နှစ်ခုလုံးကိုဖတ်ပြီး CRC တန်ဖိုးနှစ်ခုလုံးတူညီကြောင်းသေချာစေရန် နှိုင်းယှဉ်ပါသည်။ မှတ်ချက်။ |
F-Tile DisplayPort Intel FPGA IP Design Ex အတွက် စာရွက်စာတမ်း ပြန်လည်ပြင်ဆင်မှု မှတ်တမ်းample အသုံးပြုသူလမ်းညွှန်
| စာရွက်စာတမ်းဗားရှင်း | Intel Quartus Prime ဗားရှင်း | IP ဗားရှင်း | အပြောင်းအလဲများ |
| 2022.09.02 | ၂၁။ | 20.0.1 | • DisplayPort Intel Agilex F-Tile FPGA IP Design Ex မှ စာရွက်စာတမ်းခေါင်းစဉ်ကို ပြောင်းထားသည်။ample F-Tile DisplayPort Intel FPGA IP Design Ex ကို အသုံးပြုသူလမ်းညွှန်ample အသုံးပြုသူလမ်းညွှန်။ • AXIS ဗီဒီယိုဒီဇိုင်း Ex ကို ဖွင့်ထားသည်။ample မူကွဲ။ • Static Rate ဒီဇိုင်းကို ဖယ်ရှားပြီး Multi Rate Design Ex ဖြင့် အစားထိုးခဲ့သည်။ampလဲ့ • DisplayPort Intel FPGA IP Design Ex တွင် မှတ်စုကို ဖယ်ရှားခဲ့သည်။ample Quick Start Guide သည် Intel Quartus Prime 21.4 ဆော့ဖ်ဝဲလ်ဗားရှင်းသည် ပဏာမဒီဇိုင်း Ex ကိုသာ ပံ့ပိုးပေးသည်ဟု ဆိုသည်။amples • Directory Structure ပုံအား မှန်ကန်သောပုံဖြင့် အစားထိုးပါ။ • ELF ပြန်လည်ထုတ်လုပ်ခြင်း ကဏ္ဍတစ်ခုကို ထပ်ထည့်ခဲ့သည်။ File ဒီဇိုင်းကို Compiling and Testing အောက်တွင်။ • ဟာ့ဒ်ဝဲနှင့် ဆော့ဖ်ဝဲလ် လိုအပ်ချက်များ ကဏ္ဍကို အပ်ဒိတ်လုပ်ထားသည်။ လိုအပ်ချက်တွေ |
| 2021.12.13 | ၂၁။ | 20.0.0 | ကနဦး ထုတ်ဝေမှု။ |
Intel ကော်ပိုရေးရှင်း။ မူပိုင်ခွင့်ကိုလက်ဝယ်ထားသည်။ Intel၊ Intel လိုဂိုနှင့် အခြားသော Intel အမှတ်အသားများသည် Intel ကော်ပိုရေးရှင်း သို့မဟုတ် ၎င်း၏လုပ်ငန်းခွဲများ၏ အမှတ်တံဆိပ်များဖြစ်သည်။ Intel သည် Intel ၏ စံအာမခံချက်နှင့်အညီ ၎င်း၏ FPGA နှင့် တစ်ပိုင်းလျှပ်ကူးပစ္စည်းထုတ်ကုန်များ၏ စွမ်းဆောင်ရည်ကို လက်ရှိ သတ်မှတ်ချက်များအတိုင်း အာမခံထားသော်လည်း မည်သည့်ထုတ်ကုန်နှင့် ဝန်ဆောင်မှုများကိုမဆို အသိပေးခြင်းမရှိဘဲ အချိန်မရွေး အပြောင်းအလဲပြုလုပ်ပိုင်ခွင့်ကို လက်ဝယ်ရှိပါသည်။ Intel မှ စာဖြင့် အတိအလင်း သဘောတူထားသည့်အတိုင်း ဤနေရာတွင် ဖော်ပြထားသော အချက်အလက်၊ ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုကို အသုံးပြုခြင်း သို့မဟုတ် အသုံးပြုခြင်းမှ ဖြစ်ပေါ်လာသော တာဝန် သို့မဟုတ် တာဝန်ခံမှု မရှိဟု ယူဆပါသည်။ Intel သုံးစွဲသူများသည် ထုတ်ဝေထားသော အချက်အလက်များနှင့် ထုတ်ကုန် သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် အမှာစာမတင်မီ နောက်ဆုံးဗားရှင်းကို ရယူရန် အကြံပြုအပ်ပါသည်။
*အခြားအမည်များနှင့် အမှတ်တံဆိပ်များကို အခြားသူများ၏ပိုင်ဆိုင်မှုအဖြစ် တောင်းဆိုနိုင်ပါသည်။
ISO 9001:2015 မှတ်ပုံတင်ထားသည်။
အွန်လိုင်းဗားရှင်း
တုံ့ပြန်ချက်ပေးပို့ပါ။
UG-20347
ID: 709308
ဗားရှင်း- 2022.09.02
စာရွက်စာတမ်းများ / အရင်းအမြစ်များ
 |
intel F-Tile DisplayPort FPGA IP ဒီဇိုင်းထွample [pdf] အသုံးပြုသူလမ်းညွှန် F-Tile DisplayPort FPGA IP ဒီဇိုင်း Example၊ F-Tile DisplayPort၊ DisplayPort၊ FPGA IP Design Example၊ IP ဒီဇိုင်းထွample၊ UG-20347၊ 709308 |
