F-Tile DisplayPort FPGA IP Design Example
ការណែនាំអ្នកប្រើប្រាស់
F-Tile DisplayPort FPGA IP Design Example
បានធ្វើបច្ចុប្បន្នភាពសម្រាប់ Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1
DisplayPort Intel FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័ស
ឧបករណ៍ DisplayPort Intel® F-tile មានលក្ខណៈពិសេសក្លែងធ្វើសាកល្បង និងការរចនាផ្នែករឹងដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង FPGA IP design examples សម្រាប់ Intel Agilex™
DisplayPort Intel FPGA IP ផ្តល់នូវការរចនាដូចខាងក្រោមamples:
- DisplayPort SST រង្វិលជុំប៉ារ៉ាឡែលដោយគ្មានម៉ូឌុល Pixel Clock Recovery (PCR)
- DisplayPort SST រង្វិលជុំប៉ារ៉ាឡែលជាមួយចំណុចប្រទាក់វីដេអូ AXIS
នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។
រូបភាពទី 1. ការអភិវឌ្ឍន៍ Stages
ព័ត៌មានពាក់ព័ន្ធ
- មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ DisplayPort Intel FPGA IP
- ការផ្ទេរទៅ Intel Quartus Prime Pro Edition
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ISO 9001:2015 បានចុះឈ្មោះ
១.៣. រចនាសម្ព័ន្ធថត
រូបភាពទី 2. រចនាសម្ព័ន្ធថត
តារាង 1. Design Example សមាសភាគ
| ថតឯកសារ | Files |
| rtl/ស្នូល | dp_core.ip |
| dp_rx ។ អាយភី | |
| dp_tx ។ អាយភី | |
| rtl/rx_phy | dp_gxb_rx/ ((ប្លុកអាគារ DP PMA UX) |
| dp_rx_data_fifo ។ អាយភី | |
| rx_top_phy ។ sv | |
| rtl/tx_phy | dp_gxb_rx/ ((ប្លុកអាគារ DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
១.១. តម្រូវការផ្នែករឹង និងកម្មវិធី
Intel ប្រើផ្នែករឹង និងសូហ្វវែរខាងក្រោមដើម្បីសាកល្បងការរចនា exampលេ៖
ផ្នែករឹង
- កញ្ចប់អភិវឌ្ឍន៍ Intel Agilex I-Series
- GPU ប្រភព DisplayPort
- DisplayPort Sink (ម៉ូនីទ័រ)
- កាតកូនស្រី Bitec DisplayPort FMC Revision 8C
- ខ្សែ DisplayPort
កម្មវិធី
- Intel Quartus® Prime
- Synopsys* VCS Simulator
១.២. ការបង្កើតការរចនា
ប្រើកម្មវិធីកែប៉ារ៉ាម៉ែត្រ DisplayPort Intel FPGA IP នៅក្នុងកម្មវិធី Intel Quartus Prime ដើម្បីបង្កើតការរចនា exampលេ
រូបភាពទី 3. ការបង្កើតលំហូរនៃការរចនា
- ជ្រើសរើស Tools ➤ IP Catalog ហើយជ្រើសរើស Intel Agilex F-tile ជាគ្រួសារឧបករណ៍គោលដៅ។
ចំណាំ៖ ការរចនា example គាំទ្រតែឧបករណ៍ Intel Agilex F-tile ប៉ុណ្ណោះ។ - នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង ហើយចុចពីរដងលើ DisplayPort Intel FPGA IP ។ បង្អួចបំរែបំរួល IP ថ្មីលេចឡើង។
- បញ្ជាក់ឈ្មោះកម្រិតកំពូលសម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
- ជ្រើសរើសឧបករណ៍ Intel Agilex F-tile នៅក្នុងវាលឧបករណ៍ ឬរក្សាជម្រើសឧបករណ៍កម្មវិធី Intel Quartus Prime លំនាំដើម។
- ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
- កំណត់ប៉ារ៉ាម៉ែត្រដែលចង់បានសម្រាប់ទាំង TX និង RX ។
- នៅក្រោមការរចនា Exampនៅលើផ្ទាំង ជ្រើសរើស DisplayPort SST Parallel Loopback ដោយគ្មាន PCR ។
- ជ្រើសរើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើស Synthesis ដើម្បីបង្កើត hardware design exampលេ អ្នកត្រូវតែជ្រើសរើសយ៉ាងហោចណាស់ជម្រើសមួយក្នុងចំណោមជម្រើសទាំងនេះដើម្បីបង្កើត ex designample fileស. ប្រសិនបើអ្នកជ្រើសរើសទាំងពីរ ពេលវេលានៃការបង្កើតនឹងកាន់តែយូរ។
- សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ សូមជ្រើសរើស Intel Agilex I-Series SOC Development Kit។ វាបណ្តាលឱ្យឧបករណ៍គោលដៅដែលបានជ្រើសរើសក្នុងជំហានទី 4 ផ្លាស់ប្តូរដើម្បីផ្គូផ្គងឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍។ សម្រាប់ Intel Agilex I-Series SOC Development Kit ឧបករណ៍លំនាំដើមគឺ AGIB027R31B1E2VR0។
- ចុចបង្កើត Exampឡេ រចនា។
១.៤. ការក្លែងធ្វើការរចនា
ការរចនា DisplayPort Intel FPGA IP ឧample testbench ក្លែងធ្វើការរចនារង្វិលជុំសៀរៀលពីវត្ថុ TX ទៅវត្ថុ RX ។ ម៉ូឌុលម៉ាស៊ីនបង្កើតលំនាំវីដេអូខាងក្នុងជំរុញវត្ថុបង្ហាញ DisplayPort TX ហើយលទ្ធផលវីដេអូរបស់វត្ថុ RX ភ្ជាប់ទៅឧបករណ៍ត្រួតពិនិត្យ CRC នៅក្នុងតុសាកល្បង។
រូបភាពទី 4. លំហូរក្លែងធ្វើការរចនា
- ចូលទៅកាន់ថត Synopsys simulator ហើយជ្រើសរើស VCS។
- ដំណើរការស្គ្រីបក្លែងធ្វើ។
ប្រភព vcs_sim.sh - ស្គ្រីបដំណើរការ Quartus TLG ចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។
- វិភាគលទ្ធផល។
ការក្លែងធ្វើដោយជោគជ័យបញ្ចប់ដោយការប្រៀបធៀបប្រភព និង Sink SRC ។
១.៥. ការចងក្រងនិងសាកល្បងការរចនា
រូបភាពទី 5. ការចងក្រង និងក្លែងធ្វើការរចនា
ដើម្បីចងក្រង និងដំណើរការការសាកល្បងបង្ហាញនៅលើ hardware exampរចនា ធ្វើតាមជំហានទាំងនេះ៖
- ត្រូវប្រាកដថាផ្នែករឹង ឧampជំនាន់រចនាបានបញ្ចប់ហើយ។
- បើកដំណើរការកម្មវិធី Intel Quartus Prime Pro Edition ហើយបើក /quartus/agi_dp_demo.qpf ។
- ចុចដំណើរការ ➤ ចាប់ផ្តើមការចងក្រង។
- បន្ទាប់ពីការចងក្រងដោយជោគជ័យ កម្មវិធី Intel Quartus Prime Pro Edition បង្កើត .sof file នៅក្នុងថតដែលបានបញ្ជាក់របស់អ្នក។
- ភ្ជាប់ឧបករណ៍ភ្ជាប់ DisplayPort RX នៅលើកាតកូនស្រី Bitec ទៅប្រភព DisplayPort ខាងក្រៅ ដូចជាកាតក្រាហ្វិកនៅលើកុំព្យូទ័រ។
- ភ្ជាប់ឧបករណ៍ភ្ជាប់ DisplayPort TX នៅលើកាតកូនស្រី Bitec ទៅឧបករណ៍លិច DisplayPort ដូចជាឧបករណ៍វិភាគវីដេអូ ឬម៉ូនីទ័រកុំព្យូទ័រ។
- ត្រូវប្រាកដថាកុងតាក់ទាំងអស់នៅលើបន្ទះអភិវឌ្ឍន៍គឺស្ថិតនៅក្នុងទីតាំងលំនាំដើម។
- កំណត់រចនាសម្ព័ន្ធឧបករណ៍ Intel Agilex F-Tile ដែលបានជ្រើសរើសនៅលើក្តារអភិវឌ្ឍន៍ដោយប្រើ .sof ដែលបានបង្កើត file (ឧបករណ៍ ➤ អ្នកសរសេរកម្មវិធី)។
- ឧបករណ៍លិច DisplayPort បង្ហាញវីដេអូដែលបានបង្កើតពីប្រភពវីដេអូ។
ព័ត៌មានពាក់ព័ន្ធ
សៀវភៅណែនាំអ្នកប្រើប្រាស់ Intel Agilex I-Series FPGA Development Kit/
១.៥.១. ការបង្កើត ELF ឡើងវិញ File
តាមលំនាំដើម ELF file ត្រូវបានបង្កើតនៅពេលដែលអ្នកបង្កើតការរចនាថាមវន្ត exampលេ
ទោះយ៉ាងណាក៏ដោយ ក្នុងករណីខ្លះ អ្នកត្រូវបង្កើត ELF ឡើងវិញ file ប្រសិនបើអ្នកកែប្រែកម្មវិធី file ឬបង្កើត dp_core.qsys ឡើងវិញ file. បង្កើត dp_core.qsys ឡើងវិញ file ធ្វើបច្ចុប្បន្នភាព .sopcinfo fileដែលតម្រូវឱ្យអ្នកបង្កើត ELF ឡើងវិញ file.
- ទៅ / កម្មវិធី និងកែសម្រួលកូដប្រសិនបើចាំបាច់។
- ទៅ /script ហើយប្រតិបត្តិស្គ្រីបស្ថាបនាខាងក្រោម៖ ប្រភព build_sw.sh
• នៅលើ Windows សូមស្វែងរក និងបើក Nios II Command Shell ។ នៅក្នុង Nios II Command Shell សូមចូលទៅកាន់ /script និងប្រតិបត្តិប្រភព build_sw.sh ។
ចំណាំ៖ ដើម្បីប្រតិបត្តិការបង្កើតស្គ្រីបនៅលើ Windows 10 ប្រព័ន្ធរបស់អ្នកទាមទារប្រព័ន្ធរងវីនដូសម្រាប់លីនុច (WSL) ។ សម្រាប់ព័ត៌មានបន្ថែមអំពីជំហានដំឡើង WSL សូមមើលសៀវភៅណែនាំអ្នកបង្កើតកម្មវិធី Nios II ។
• នៅលើលីនុច សូមបើកដំណើរការកម្មវិធីរចនាវេទិកា ហើយបើកឧបករណ៍ ➤ Nios II Command Shell ។ នៅក្នុង Nios II Command Shell សូមចូលទៅកាន់ /script និងប្រតិបត្តិប្រភព build_sw.sh ។ - ត្រូវប្រាកដថា .elf file ត្រូវបានបង្កើតនៅក្នុង /software/ dp_demo ។
- ទាញយក .elf file ចូលទៅក្នុង FPGA ដោយមិនចងក្រងឯកសារ .sof file ដោយដំណើរការស្គ្រីបខាងក្រោម៖ nios2-download /software/dp_demo/*.elf
- ចុចប៊ូតុងកំណត់ឡើងវិញនៅលើបន្ទះ FPGA សម្រាប់កម្មវិធីថ្មីមានប្រសិទ្ធភាព។
១.៦. DisplayPort Intel FPGA IP Design Example ប៉ារ៉ាម៉ែត្រ
តារាង 2. DisplayPort Intel FPGA IP Design Example ឧបសគ្គ QSF សម្រាប់ឧបករណ៍ Intel Agilex Ftile
| ឧបសគ្គ QSF |
ការពិពណ៌នា |
| set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1” |
ចាប់ពី Quartus 22.2 តទៅ ឧបសគ្គ QSF នេះត្រូវការជាចាំបាច់ ដើម្បីបើកលំហូរ DisplayPort custom SRC (Soft Reset Controller) |
តារាង 3. DisplayPort Intel FPGA IP Design Example ប៉ារ៉ាម៉ែត្រសម្រាប់ឧបករណ៍ Intel Agilex F-tile
| ប៉ារ៉ាម៉ែត្រ | តម្លៃ | ការពិពណ៌នា |
| ការរចនាដែលអាចប្រើបាន Example | ||
| ជ្រើសរើសការរចនា | • គ្មាន •DisplayPort SST Parallel Loopback ដោយគ្មាន PCR •DisplayPort SST Parallel Loopback ជាមួយនឹងចំណុចប្រទាក់វីដេអូ AXIS |
ជ្រើសរើសការរចនា ឧampនឹងត្រូវបានបង្កើតឡើង។ • គ្មាន៖ គ្មានការរចនា ឧample គឺអាចរកបានសម្រាប់ការជ្រើសរើសប៉ារ៉ាម៉ែត្របច្ចុប្បន្ន។ •DisplayPort SST Parallel Loopback ដោយគ្មាន PCR៖ ការរចនានេះ example បង្ហាញការវិលត្រឡប់មកវិញស្របគ្នាពី DisplayPort លិចទៅប្រភព DisplayPort ដោយគ្មានម៉ូឌុល Pixel Clock Recovery (PCR) នៅពេលអ្នកបើកប៉ារ៉ាម៉ែត្រច្រករូបភាពបញ្ចូលវីដេអូ។ •DisplayPort SST Parallel Loopback with AXIS Video Interface: ការរចនានេះ example បង្ហាញការវិលត្រឡប់មកវិញស្របគ្នាពី DisplayPort លិចទៅប្រភព DisplayPort ជាមួយនឹងចំណុចប្រទាក់វីដេអូ AXIS នៅពេលបើកដំណើរការ Active Video Data Protocols ត្រូវបានកំណត់ទៅជា AXIS-VVP Full ។ |
| រចនា Example Files | ||
| ការក្លែងធ្វើ | បើក, បិទ | បើកជម្រើសនេះដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការធ្វើតេស្តសាកល្បង។ |
| សំយោគ | បើក, បិទ | បើកជម្រើសនេះដើម្បីបង្កើតចាំបាច់ files សម្រាប់ការចងក្រង Intel Quartus Prime និងការរចនាផ្នែករឹង។ |
| បង្កើតទម្រង់ HDL | ||
| បង្កើត File ទម្រង់ | Verilog, VHDL | ជ្រើសរើសទម្រង់ HDL ដែលអ្នកពេញចិត្តសម្រាប់ការរចនាដែលបានបង្កើតample fileកំណត់។ ចំណាំ៖ ជម្រើសនេះកំណត់តែទម្រង់សម្រាប់ IP កម្រិតកំពូលដែលបានបង្កើតប៉ុណ្ណោះ។ fileស. ផ្សេងទៀតទាំងអស់។ files (ឧample testbenches និងកម្រិតកំពូល files សម្រាប់ការបង្ហាញផ្នែករឹង) មានទម្រង់ Verilog HDL ។ |
| កញ្ចប់អភិវឌ្ឍន៍គោលដៅ | ||
| ជ្រើសរើសក្រុមប្រឹក្សាភិបាល | • គ្មានកញ្ចប់អភិវឌ្ឍន៍ • Intel Agilex I-Series កញ្ចប់អភិវឌ្ឍន៍ |
ជ្រើសរើសក្រុមប្រឹក្សាភិបាលសម្រាប់ការរចនាគោលដៅ ឧampលេ |
| ប៉ារ៉ាម៉ែត្រ | តម្លៃ | ការពិពណ៌នា |
| •គ្មានកញ្ចប់អភិវឌ្ឍន៍៖ ជម្រើសនេះមិនរាប់បញ្ចូលផ្នែករឹងទាំងអស់សម្រាប់ការរចនា exampលេ ស្នូល P កំណត់ការចាត់តាំង pin ទាំងអស់ទៅម្ជុលនិម្មិត។ •Intel Agilex I-Series FPGA Development Kit៖ ជម្រើសនេះជ្រើសរើសឧបករណ៍គោលដៅរបស់គម្រោងដោយស្វ័យប្រវត្តិ ដើម្បីផ្គូផ្គងឧបករណ៍នៅលើឧបករណ៍អភិវឌ្ឍន៍នេះ។ អ្នកអាចផ្លាស់ប្តូរឧបករណ៍គោលដៅដោយប្រើប៉ារ៉ាម៉ែត្រផ្លាស់ប្តូរឧបករណ៍គោលដៅ ប្រសិនបើការកែសម្រួលក្តាររបស់អ្នកមានឧបករណ៍ផ្សេងគ្នា។ ស្នូល IP កំណត់ការចាត់តាំង pin ទាំងអស់ដោយយោងទៅតាមឧបករណ៍អភិវឌ្ឍន៍។ ចំណាំ៖ ការរចនាបឋម Example មិនត្រូវបានផ្ទៀងផ្ទាត់មុខងារនៅលើផ្នែករឹងនៅក្នុងការចេញផ្សាយ Quartus នេះទេ។ • Custom Development Kit៖ ជម្រើសនេះអនុញ្ញាតឱ្យការរចនា exampអាចត្រូវបានសាកល្បងលើឧបករណ៍អភិវឌ្ឍន៍ភាគីទីបីជាមួយ Intel FPGA ។ អ្នកប្រហែលជាត្រូវកំណត់ការកំណត់ម្ជុលដោយខ្លួនឯង។ |
||
| ឧបករណ៍គោលដៅ | ||
| ផ្លាស់ប្តូរឧបករណ៍គោលដៅ | បើក, បិទ | បើកជម្រើសនេះ ហើយជ្រើសរើសវ៉ារ្យ៉ង់ឧបករណ៍ដែលពេញចិត្តសម្រាប់ឧបករណ៍អភិវឌ្ឍន៍។ |
Parallel Loopback Design Examples
ការរចនា DisplayPort Intel FPGA IP ឧamples បង្ហាញការវិលត្រឡប់មកវិញស្របគ្នាពីឧទាហរណ៍ DisplayPort RX ទៅ DisplayPort TX ដោយគ្មានម៉ូឌុល Pixel Clock Recovery (PCR) ។
តារាង 4. DisplayPort Intel FPGA IP Design Example សម្រាប់ឧបករណ៍ Intel Agilex F-tile
| រចនា Example | ការកំណត់ | អត្រាទិន្នន័យ | របៀបឆានែល | ប្រភេទរង្វិលជុំ |
| DisplayPort SST រង្វិលជុំប៉ារ៉ាឡែលដោយគ្មាន PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | សាមញ្ញ | ប៉ារ៉ាឡែលដោយគ្មាន PCR |
| DisplayPort SST រង្វិលជុំប៉ារ៉ាឡែលជាមួយចំណុចប្រទាក់វីដេអូ AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | សាមញ្ញ | ស្របជាមួយចំណុចប្រទាក់វីដេអូ AXIS |
២.១. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design លក្ខណៈពិសេស
ការរចនារង្វិលជុំប៉ារ៉ាឡែល SST ឧamples បង្ហាញការបញ្ជូនវីដេអូស្ទ្រីមតែមួយពី DisplayPort លិចទៅប្រភព DisplayPort ។
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ISO 9001:2015 បានចុះឈ្មោះ
រូបភាពទី 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ដោយគ្មាន PCR
- នៅក្នុងវ៉ារ្យ៉ង់នេះ ប៉ារ៉ាម៉ែត្រប្រភព DisplayPort, TX_SUPPORT_IM_ENABLE ត្រូវបានបើក ហើយចំណុចប្រទាក់រូបភាពវីដេអូត្រូវបានប្រើ។
- លិច DisplayPort ទទួលវីដេអូ និងការផ្សាយសំឡេងពីប្រភពវីដេអូខាងក្រៅដូចជា GPU ហើយឌិកូដវាទៅជាចំណុចប្រទាក់វីដេអូស្របគ្នា។
- លទ្ធផលវីដេអូលិច DisplayPort ជំរុញដោយផ្ទាល់នូវចំណុចប្រទាក់វីដេអូប្រភព DisplayPort និងអ៊ិនកូដទៅកាន់តំណចម្បង DisplayPort មុនពេលបញ្ជូនទៅកាន់ម៉ូនីទ័រ។
- IOPLL ជំរុញទាំងការលិច DisplayPort និងនាឡិកាវីដេអូប្រភពនៅប្រេកង់ថេរមួយ។
- ប្រសិនបើ DisplayPort លិច ហើយប៉ារ៉ាម៉ែត្រ MAX_LINK_RATE របស់ប្រភពត្រូវបានកំណត់រចនាសម្ព័ន្ធទៅ HBR3 ហើយ PIXELS_PER_CLOCK ត្រូវបានកំណត់រចនាសម្ព័ន្ធ Quad នោះនាឡិកាវីដេអូដំណើរការនៅ 300 MHz ដើម្បីគាំទ្រអត្រាភីកសែល 8Kp30 (1188/4 = 297 MHz) ។
រូបភាពទី 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback ជាមួយនឹងវីដេអូ AXIS ចំណុចប្រទាក់
- នៅក្នុងវ៉ារ្យ៉ង់នេះ ប៉ារ៉ាម៉ែត្រប្រភព DisplayPort និងលិច សូមជ្រើសរើស AXIS-VVP FULL ក្នុង បើកដំណើរការ ACTIVE VIDEO DATA PROTOCOLS ដើម្បីបើកដំណើរការចំណុចប្រទាក់ទិន្នន័យវីដេអូអ័ក្ស។
- លិច DisplayPort ទទួលវីដេអូ និងការផ្សាយសំឡេងពីប្រភពវីដេអូខាងក្រៅដូចជា GPU ហើយឌិកូដវាទៅជាចំណុចប្រទាក់វីដេអូស្របគ្នា។
- DisplayPort Sink បំប្លែងការស្ទ្រីមទិន្នន័យវីដេអូទៅជាទិន្នន័យវីដេអូអ័ក្ស និងជំរុញចំណុចប្រទាក់ទិន្នន័យវីដេអូអ័ក្សប្រភព DisplayPort តាមរយៈ VVP Video Frame Buffer ។ ប្រភព DisplayPort បំប្លែងទិន្នន័យវីដេអូអ័ក្សទៅជាតំណចម្បង DisplayPort មុនពេលបញ្ជូនទៅកាន់ម៉ូនីទ័រ។
- នៅក្នុងវ៉ារ្យ៉ង់នៃការរចនានេះមាននាឡិកាវីដេអូសំខាន់ៗចំនួនបីគឺ rx/tx_axi4s_clk, rx_vid_clk និង tx_vid_clk ។ axi4s_clk ដំណើរការនៅ 300 MHz សម្រាប់ម៉ូឌុល AXIS ទាំងពីរនៅក្នុង Source និង Sink ។ rx_vid_clk ដំណើរការ DP Sink Video pipeline នៅ 300 MHz (ដើម្បីគាំទ្រដំណោះស្រាយណាមួយរហូតដល់ 8Kp30 4PIPs) ខណៈពេលដែល tx_vid_clk ដំណើរការ DP Source Video pipeline នៅប្រេកង់ Pixel Clock ពិតប្រាកដ (បែងចែកដោយ PIPs)។
- វ៉ារ្យ៉ង់នៃការរចនានេះកំណត់ដោយស្វ័យប្រវត្តិនូវប្រេកង់ tx_vid_clk តាមរយៈការសរសេរកម្មវិធី I2C ទៅកាន់ SI5391B OSC នៅលើយន្តហោះ នៅពេលដែលការរចនារកឃើញកុងតាក់នៅក្នុងដំណោះស្រាយ។
- វ៉ារ្យ៉ង់នៃការរចនានេះបង្ហាញតែចំនួនថេរនៃដំណោះស្រាយដូចដែលបានកំណត់ជាមុននៅក្នុងកម្មវិធី DisplayPort ពោលគឺ៖
- 720p60, RGB
- 1080p60, RGB
- 4K30, RGB
- 4K60, RGB
២.២. គ្រោងការណ៍នាឡិកា
គ្រោងការណ៍នាឡិកាបង្ហាញពីដែននាឡិកានៅក្នុង DisplayPort Intel FPGA IP design exampលេ
រូបភាពទី 8. គ្រោងការណ៍នាឡិកា Intel Agilex F-tile DisplayPort Transceiver
តារាងទី 5. សញ្ញានៃគ្រោងការណ៍នាឡិកា
| នាឡិកានៅក្នុងដ្យាក្រាម |
ការពិពណ៌នា |
| SysPLL refclk | F-tile System PLL នាឡិកាយោងដែលអាចជាប្រេកង់នាឡិកាណាមួយដែលអាចបែងចែកដោយ System PLL សម្រាប់ប្រេកង់លទ្ធផលនោះ។ នៅក្នុងការរចនានេះ ឧample, system_pll_clk_link និង rx/tx refclk_link ចែករំលែក SysPLL refclk 150 MHz ដូចគ្នា។ |
| នាឡិកានៅក្នុងដ្យាក្រាម | ការពិពណ៌នា |
| វាត្រូវតែជានាឡិកាដែលកំពុងដំណើរការដោយឥតគិតថ្លៃដែលត្រូវបានភ្ជាប់ពីម្ជុលនាឡិកាយោងឧបករណ៍បញ្ជូនបន្តទៅច្រកនាឡិកាបញ្ចូលនៃ Reference និង System PLL Clocks IP មុនពេលភ្ជាប់ច្រកលទ្ធផលដែលត្រូវគ្នាទៅនឹង DisplayPort Phy Top ។ ចំណាំ៖ សម្រាប់ការរចនានេះ ឧample កំណត់រចនាសម្ព័ន្ធឧបករណ៍បញ្ជានាឡិកា GUI Si5391A OUT6 ទៅ 150 MHz ។ |
|
| ប្រព័ន្ធ pll clk តំណភ្ជាប់ | ប្រេកង់ទិន្នផល PLL អប្បបរមារបស់ប្រព័ន្ធដើម្បីគាំទ្រអត្រា DisplayPort ទាំងអស់គឺ 320 MHz ។ ការរចនានេះ example ប្រើប្រេកង់ទិន្នផល 900 MHz (ខ្ពស់បំផុត) ដូច្នេះ SysPLL refclk អាចត្រូវបានចែករំលែកជាមួយ rx/tx refclk_link ដែលជា 150 MHz ។ |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR និង Tx PLL Link refclk ដែលបានជួសជុលទៅ 150 MHz ដើម្បីគាំទ្រអត្រាទិន្នន័យ DisplayPort ទាំងអស់។ |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Clock ទៅនឹងនាឡិកា DisplayPort IP core។ ប្រេកង់ស្មើនឹងអត្រាទិន្នន័យ បែងចែកដោយទទឹងទិន្នន័យប៉ារ៉ាឡែល។ Exampលេ៖ ប្រេកង់ = អត្រាទិន្នន័យ / ទទឹងទិន្នន័យ = 8.1G (HBR3) / 40 ប៊ីត = 202.5 MHz |
២.៣. កៅអីសាកល្បង
កន្លែងសាកល្បងក្លែងធ្វើត្រាប់តាមសៀរៀល DisplayPort TX ទៅ RX ។
រូបភាពទី 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
តារាង 6. សមាសភាគ Testbench
| សមាសភាគ | ការពិពណ៌នា |
| ម៉ាស៊ីនបង្កើតលំនាំវីដេអូ | ម៉ាស៊ីនភ្លើងនេះបង្កើតលំនាំរបារពណ៌ដែលអ្នកអាចកំណត់រចនាសម្ព័ន្ធបាន។ អ្នកអាចកំណត់ការកំណត់ពេលវេលាទ្រង់ទ្រាយវីដេអូ។ |
| ការត្រួតពិនិត្យ Testbench | ប្លុកនេះគ្រប់គ្រងលំដាប់សាកល្បងនៃការក្លែងធ្វើ និងបង្កើតសញ្ញារំញោចចាំបាច់ទៅកាន់ស្នូល TX ។ ប្លុកត្រួតពិនិត្យ testbench ក៏អានតម្លៃ CRC ពីប្រភព និងលិច ដើម្បីធ្វើការប្រៀបធៀប។ |
| កម្មវិធីពិនិត្យប្រេកង់នាឡិកាល្បឿន RX Link | កម្មវិធីពិនិត្យនេះផ្ទៀងផ្ទាត់ថាតើប្រេកង់នាឡិកាដែលទាញយកមកវិញរបស់ឧបករណ៍បញ្ជូន RX ត្រូវគ្នានឹងអត្រាទិន្នន័យដែលចង់បានដែរឬទេ។ |
| កម្មវិធីពិនិត្យប្រេកង់នាឡិកាល្បឿនតំណភ្ជាប់ TX | កម្មវិធីត្រួតពិនិត្យនេះផ្ទៀងផ្ទាត់ថាតើប្រេកង់នាឡិកាដែលទាញយកឧបករណ៍បញ្ជូនត TX ដែលត្រូវគ្នានឹងអត្រាទិន្នន័យដែលចង់បាន។ |
ការសាកល្បងសាកល្បងធ្វើការផ្ទៀងផ្ទាត់ដូចខាងក្រោមៈ
តារាង 7 ។ ការផ្ទៀងផ្ទាត់ Testbench
| លក្ខណៈវិនិច្ឆ័យសាកល្បង |
ការផ្ទៀងផ្ទាត់ |
| • ភ្ជាប់ការបណ្តុះបណ្តាលនៅអត្រាទិន្នន័យ HBR3 • អានការចុះឈ្មោះ DPCD ដើម្បីពិនិត្យមើលថាតើស្ថានភាព DP កំណត់ និងវាស់វែងទាំងប្រេកង់ TX និង RX Link Speed ដែរឬទេ។ |
រួមបញ្ចូលឧបករណ៍ពិនិត្យប្រេកង់ដើម្បីវាស់ល្បឿនតំណភ្ជាប់ ទិន្នផលប្រេកង់នាឡិកាពី TX និង RX transceiver ។ |
| • ដំណើរការលំនាំវីដេអូពី TX ទៅ RX ។ • ផ្ទៀងផ្ទាត់ CRC សម្រាប់ប្រភព និងលិច ដើម្បីពិនិត្យមើលថាតើពួកវាត្រូវគ្នាដែរឬទេ |
• ភ្ជាប់ម៉ាស៊ីនបង្កើតលំនាំវីដេអូទៅប្រភព DisplayPort ដើម្បីបង្កើតគំរូវីដេអូ។ • ការត្រួតពិនិត្យ Testbench បន្ទាប់អានទាំងប្រភព និង Sink CRC ពីការចុះឈ្មោះ DPTX និង DPRX ហើយប្រៀបធៀបដើម្បីធានាថាតម្លៃ CRC ទាំងពីរគឺដូចគ្នាបេះបិទ។ ចំណាំ៖ ដើម្បីធានាថា CRC ត្រូវបានគណនា អ្នកត្រូវតែបើកដំណើរការ Support CTS test ប៉ារ៉ាម៉ែត្រស្វ័យប្រវត្តិ។ |
ប្រវត្តិកែប្រែឯកសារសម្រាប់ F-Tile DisplayPort Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់
| កំណែឯកសារ | កំណែ Intel Quartus Prime | កំណែ IP | ការផ្លាស់ប្តូរ |
| 2022.09.02 | ០១. | 20.0.1 | •បានផ្លាស់ប្តូរចំណងជើងឯកសារពី DisplayPort Intel Agilex F-Tile FPGA IP Design Example មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ទៅកាន់ F-Tile DisplayPort Intel FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់។ •បានបើកដំណើរការ AXIS Video Design Exampវ៉ារ្យ៉ង់។ •បានលុបការរចនាអត្រាឋិតិវន្ត ហើយជំនួសវាដោយ Multi Rate Design Exampលេ •បានលុបចំណាំនៅក្នុង DisplayPort Intel FPGA IP Design Exampការណែនាំអំពីការចាប់ផ្តើមរហ័សដែលនិយាយថាកំណែកម្មវិធី Intel Quartus Prime 21.4 គាំទ្រតែការរចនាបឋម Examples ។ •បានជំនួសតួរលេខរចនាសម្ព័ន្ធថតជាមួយនឹងតួលេខត្រឹមត្រូវ។ •បានបន្ថែមផ្នែកបង្កើត ELF ឡើងវិញ File ក្រោមការចងក្រង និងសាកល្បងការរចនា។ •បានធ្វើបច្ចុប្បន្នភាពផ្នែក Hardware និង Software Requirements ដើម្បីរួមបញ្ចូល Hardware បន្ថែម តម្រូវការ។ |
| 2021.12.13 | ០១. | 20.0.0 | ការចេញផ្សាយដំបូង។ |
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬទំនួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។
*ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
ISO 9001:2015 បានចុះឈ្មោះ
កំណែអនឡាញ
ផ្ញើមតិកែលម្អ
UG-០៦
លេខសម្គាល់៖ 709308
កំណែ៖ 2022.09.02
ឯកសារ/ធនធាន
 |
Intel F-Tile DisplayPort FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308 |
