F-Tile DisplayPort FPGA IP Design Example
Uporabniški priročnik

F-Tile DisplayPort FPGA IP Design Example

Posodobljeno za Intel® Quartus® Prime Design Suite: 22.2 Različica IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Vodnik za hiter začetek

Naprave DisplayPort Intel® F-tile imajo simulacijsko testno mizo in zasnovo strojne opreme, ki podpira prevajanje in preizkušanje strojne opreme FPGA IP zasnova npr.ampdatoteke za Intel Agilex™
DisplayPort Intel FPGA IP ponuja naslednjo zasnovo, npramples:

• DisplayPort SST vzporedna povratna zanka brez modula Pixel Clock Recovery (PCR).
• DisplayPort SST vzporedna povratna zanka z video vmesnikom AXIS

Ko ustvarite načrt example, urejevalnik parametrov samodejno ustvari fileje potrebno za simulacijo, prevajanje in testiranje zasnove v strojni opremi.
Slika 1. Razvoj StagesPovezane informacije

• DisplayPort Intel FPGA IP uporabniški priročnik
• Selitev na Intel Quartus Prime Pro Edition

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.
ISO 9001:2015 Registriran
1.1. Struktura imenika
Slika 2. Struktura imenika

Tabela 1. Dizajn Example Komponente

Mape	Files
rtl/jedro	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((gradnik DP PMA UX)
	dp_rx_data_fifo. ip
	rx_top_phy. sv
rtl/tx_phy	dp_gxb_rx/ ((gradnik DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Zahteve glede strojne in programske opreme
Intel uporablja naslednjo strojno in programsko opremo za testiranje zasnove, nprample:
Strojna oprema

• Razvojni komplet Intel Agilex I-Series
• DisplayPort Source GPE
• DisplayPort ponor (monitor)
• Hčerinska kartica Bitec DisplayPort FMC Revizija 8C
• DisplayPort kabli

Programska oprema

• Intel Quartus® Prime
• Simulator Synopsys* VCS

1.3. Ustvarjanje dizajna
Uporabite urejevalnik parametrov IP DisplayPort Intel FPGA v programski opremi Intel Quartus Prime za ustvarjanje načrta example.
Slika 3. Ustvarjanje poteka načrtovanja

1.  Izberite Orodja ➤ Katalog IP in izberite Intel Agilex F-tile kot družino ciljnih naprav.
   Opomba: Dizajn example podpira samo naprave Intel Agilex F-tile.
2. V katalogu IP poiščite in dvokliknite DisplayPort Intel FPGA IP. Prikaže se okno New IP Variation.
3. Določite ime najvišje ravni za svojo različico IP po meri. Urejevalnik parametrov shrani nastavitve variacije IP v a file imenovan .ip.
4. V polju Naprava izberite napravo Intel Agilex F-tile ali obdržite privzeto izbiro naprave programske opreme Intel Quartus Prime.
5. Kliknite OK. Prikaže se urejevalnik parametrov.
6. Konfigurirajte želene parametre za TX in RX.
7. Pod Design Exampna zavihku izberite DisplayPort SST Parallel Loopback Without PCR.
8. Izberite Simulacija, da ustvarite preskusno napravo, in izberite Sinteza, da ustvarite načrt strojne opreme, nprample. Izbrati morate vsaj eno od teh možnosti, da ustvarite načrt example files. Če izberete oboje, se čas generiranja podaljša.
9. Za Target Development Kit izberite Intel Agilex I-Series SOC Development Kit. To povzroči, da se ciljna naprava, izbrana v 4. koraku, spremeni, da se ujema z napravo v razvojnem kompletu. Za razvojni komplet Intel Agilex I-Series SOC je privzeta naprava AGIB027R31B1E2VR0.
10. Kliknite Generate Example Design.

1.4. Simulacija zasnove
Zasnova IP DisplayPort Intel FPGA nprample testbench simulira zasnovo serijske povratne zanke od primerka TX do primerka RX. Notranji modul generatorja video vzorcev poganja instanco DisplayPort TX, video izhod instance RX pa se poveže s kontrolniki CRC v preskusni napravi.
Slika 4. Potek simulacije načrtovanja

1. Pojdite v mapo simulatorja Synopsys in izberite VCS.
2. Zaženi simulacijski skript.
   Vir vcs_sim.sh
3. Skript izvede Quartus TLG, prevede in zažene preskusno napravo v simulatorju.
4. Analizirajte rezultat.
   Uspešna simulacija se konča s primerjavo SRC izvora in ponora.

1.5. Sestavljanje in testiranje dizajna
Slika 5. Prevajanje in simulacija načrtaZa prevajanje in izvajanje predstavitvenega preizkusa strojne opreme nprample design, sledite tem korakom:

1. Zagotovite strojno opremo nprample oblikovanje oblikovanja je končano.
2. Zaženite programsko opremo Intel Quartus Prime Pro Edition in jo odprite / quartus/agi_dp_demo.qpf.
3. Kliknite Obdelava ➤ Začni kompilacijo.
4. Po uspešnem prevajanju programska oprema Intel Quartus Prime Pro Edition ustvari datoteko .sof file v izbranem imeniku.
5. Priključek DisplayPort RX na hčerinski kartici Bitec povežite z zunanjim virom DisplayPort, kot je grafična kartica v osebnem računalniku.
6. Priključek DisplayPort TX na hčerinski kartici Bitec povežite z odvodno napravo DisplayPort, kot je video analizator ali računalniški monitor.
7.  Prepričajte se, da so vsa stikala na razvojni plošči v privzetem položaju.
8. Konfigurirajte izbrano napravo Intel Agilex F-Tile na razvojni plošči z uporabo ustvarjenega .sof file (Orodja ➤ Programer ).
9. Odvodna naprava DisplayPort prikazuje video, ustvarjen iz video vira.

Povezane informacije
Intel Agilex I-Series FPGA Development Kit Uporabniški priročnik/
1.5.1. Regeneracija ELF File
Privzeto je ELF file se ustvari, ko ustvarite dinamično zasnovo nprample.
Vendar pa morate v nekaterih primerih regenerirati ELF file če spremenite programsko opremo file ali znova ustvarite dp_core.qsys file. Ponovno generiranje datoteke dp_core.qsys file posodobi .sopcinfo file, ki zahteva, da regenerirate ELF file.

1. Pojdi do /software in po potrebi uredite kodo.
2. Pojdi do /script in izvedite naslednji gradbeni skript: source build_sw.sh
   • V sistemu Windows poiščite in odprite Nios II Command Shell. V ukazni lupini Nios II pojdite na /script in izvedite izvorni build_sw.sh.
   Opomba: Za izvedbo gradbenega skripta v sistemu Windows 10 vaš sistem potrebuje podsisteme Windows za Linux (WSL). Za več informacij o korakih namestitve WSL glejte Priročnik za razvijalce programske opreme Nios II.
   • V sistemu Linux zaženite Platform Designer in odprite Tools ➤ Nios II Command Shell. V ukazni lupini Nios II pojdite na /script in izvedite izvorni build_sw.sh.
3. Poskrbite, da bo .elf file se ustvari v /programska oprema/ dp_demo.
4. Prenesite ustvarjeni .elf file v FPGA brez ponovnega prevajanja .sof file tako, da zaženete naslednji skript: nios2-download /software/dp_demo/*.elf
5. Pritisnite gumb za ponastavitev na plošči FPGA, da bo nova programska oprema začela veljati.

1.6. DisplayPort Intel FPGA IP Design Example Parametri
Tabela 2. DisplayPort Intel FPGA IP Design Example omejitev QSF za napravo Intel Agilex Ftile

Omejitev QSF	Opis
set_global_assignment -name VERILOG_MACRO “__DISPLAYPORT_support__=1”	Od Quartus 22.2 dalje je ta omejitev QSF potrebna za omogočanje toka DisplayPort po meri SRC (krmilnik mehke ponastavitve).

Tabela 3. DisplayPort Intel FPGA IP Design Example Parametri za napravo Intel Agilex F-tile

Parameter	Vrednost	Opis
Na voljo Design Example
Izberite Oblikovanje	• Brez •DisplayPort SST Parallel Loopback brez PCR •DisplayPort SST Parallel Loopback z AXIS Video Interface	Izberite dizajn nprample, ki bo ustvarjen. •Brez: Brez oblikovanja example je na voljo za trenutno izbiro parametrov. •DisplayPort SST Parallel Loopback brez PCR: Ta zasnova nprample prikazuje vzporedno povratno zanko od ponora DisplayPort do vira DisplayPort brez modula Pixel Clock Recovery (PCR), ko vklopite parameter Enable Video Input Image Port. •DisplayPort SST Parallel Loopback z AXIS Video Interface: Ta zasnova nprample prikazuje vzporedno povratno zanko od ponora DisplayPort do vira DisplayPort z vmesnikom AXIS Video, ko je možnost Enable Active Video Data Protocols nastavljena na AXIS-VVP Full.
Oblikovanje Example Files
Simulacija	Vklop, izklop	Vklopite to možnost, da ustvarite potrebne files za simulacijsko testno mizo.
Sinteza	Vklop, izklop	Vklopite to možnost, da ustvarite potrebne files za kompilacijo Intel Quartus Prime in oblikovanje strojne opreme.
Ustvarjen format HDL
Ustvari File Oblika	Verilog, VHDL	Izberite želeno obliko HDL za ustvarjeno zasnovo nprample fileset. Opomba: Ta možnost določa samo format za ustvarjeni IP najvišje ravni files. Vse ostalo files (npr. nprample testne mize in najvišja raven files za predstavitev strojne opreme) so v formatu Verilog HDL.
Target Development Kit
Izberite tablo	• Brez razvojnega kompleta •Intel Agilex I-Series Razvojni komplet	Izberite ploščo za ciljno oblikovanje nprample.

Parameter	Vrednost	Opis
		• Brez razvojnega kompleta: Ta možnost izključuje vse vidike strojne opreme za načrtovanje, nprample. Jedro P nastavi vse dodelitve zatičev na virtualne zatiče. • Razvojni komplet Intel Agilex I serije FPGA: ta možnost samodejno izbere ciljno napravo projekta, ki se ujema z napravo v tem razvojnem kompletu. Ciljno napravo lahko spremenite s parametrom Change Target Device, če ima vaša revizija plošče drugačno različico naprave. Jedro IP nastavi vse dodelitve pinov v skladu z razvojnim kompletom. Opomba: Idejni projekt Exampdatoteka ni funkcionalno preverjena na strojni opremi v tej izdaji Quartusa. •Custom Development Kit: Ta možnost omogoča oblikovanje nprample za testiranje na razvojnem kompletu drugega proizvajalca z Intel FPGA. Morda boste morali sami nastaviti dodelitve žebljičkov.
Ciljna naprava
Spremenite ciljno napravo	Vklop, izklop	Vklopite to možnost in izberite želeno različico naprave za razvojni komplet.

Zasnova vzporedne zanke Examples

Zasnova IP DisplayPort Intel FPGA nprampprikazujejo vzporedno povratno zanko iz primerka DisplayPort RX v primerek DisplayPort TX brez modula za obnovitev ure pikslov (PCR).
Tabela 4. DisplayPort Intel FPGA IP Design Exampza napravo Intel Agilex F-tile

Oblikovanje Example	Imenovanje	Hitrost prenosa podatkov	Način kanala	Vrsta povratne zanke
DisplayPort SST vzporedna povratna zanka brez PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simpleks	Vzporedno brez PCR
DisplayPort SST vzporedna povratna zanka z video vmesnikom AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simpleks	Vzporedno z video vmesnikom AXIS

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Lastnosti
Zasnova vzporedne zanke SST nprampprikazujejo prenos enega samega video toka od ponora DisplayPort do vira DisplayPort.
Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve. *Druga imena in blagovne znamke so lahko last drugih.
ISO 9001:2015 Registriran
Slika 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback brez PCR

• V tej različici je parameter vira DisplayPort, TX_SUPPORT_IM_ENABLE, vklopljen in uporabljen je vmesnik video slike.
• Odvodnik DisplayPort sprejema video in/ali avdio pretakanje iz zunanjega video vira, kot je GPE, in ga dekodira v vzporedni video vmesnik.
• Video izhod ponora DisplayPort neposredno poganja izvorni video vmesnik DisplayPort in kodira v glavno povezavo DisplayPort pred prenosom na monitor.
• IOPLL poganja ponorne in izvorne video ure DisplayPort s fiksno frekvenco.
• Če je parameter MAX_LINK_RATE ponora in vira DisplayPort konfiguriran na HBR3 in je PIXELS_PER_CLOCK konfiguriran na Quad, video takt deluje pri 300 MHz, da podpira hitrost slikovnih pik 8Kp30 (1188/4 = 297 MHz).

Slika 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback z AXIS Video Vmesnik

• V tej različici parametra vira in ponora DisplayPort izberite AXIS-VVP FULL v možnosti ENABLE ACTIVE VIDEO DATA PROTOCOLS, da omogočite vmesnik video podatkov Axis.
• Odvodnik DisplayPort sprejema video in/ali avdio pretakanje iz zunanjega video vira, kot je GPE, in ga dekodira v vzporedni video vmesnik.
• DisplayPort Sink pretvori tok video podatkov v video podatke osi in poganja vmesnik video podatkov izvorne osi DisplayPort prek VVP Video Frame Buffer. DisplayPort Source pretvori video podatke osi v glavno povezavo DisplayPort pred prenosom na monitor.
• V tej različici zasnove so tri glavne video ure, in sicer rx/tx_axi4s_clk, rx_vid_clk in tx_vid_clk. axi4s_clk deluje pri 300 MHz za oba modula AXIS v Source in Sink. rx_vid_clk izvaja cevovod DP Sink Video pri 300 MHz (za podporo katere koli ločljivosti do 8Kp30 4PIPs), medtem ko tx_vid_clk izvaja cevovod DP Source Video pri dejanski frekvenci Pixel Clock (deljeno s PIPs).
• Ta različica zasnove samodejno konfigurira frekvenco tx_vid_clk prek programiranja I2C na vgrajeni SI5391B OSC, ko zasnova zazna preklop v ločljivosti.
• Ta različica zasnove prikazuje samo fiksno število ločljivosti, kot je vnaprej določeno v programski opremi DisplayPort, in sicer:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Urna shema
Shema takta ponazarja domene ure v zasnovi IP DisplayPort Intel FPGA nprample.
Slika 8. Taktna shema oddajnika-sprejemnika Intel Agilex F-tile DisplayPortTabela 5. Signali taktne sheme

Ura v diagramu	Opis
SysPLL refclk	F-ploščica Sistemska referenčna ura PLL, ki je lahko katera koli urna frekvenca, ki je deljiva s sistemsko PLL za to izhodno frekvenco. V tej zasnovi nprample, system_pll_clk_link in rx/tx refclk_link si delijo isti 150 MHz SysPLL refclk.

Ura v diagramu	Opis
	To mora biti prosto delujoča ura, ki je povezana z zatičem namenske referenčne ure oddajnika-sprejemnika na vrata za vhodno uro Reference in System PLL Clocks IP, preden priključite ustrezna izhodna vrata na DisplayPort Phy Top. Opomba: Za ta dizajn nprample, konfigurirajte Clock Controller GUI Si5391A OUT6 na 150 MHz.
sistemska povezava pll clk	Najmanjša sistemska izhodna frekvenca PLL za podporo vseh stopenj DisplayPort je 320 MHz. Ta oblika nprampLe uporablja 900 MHz (najvišjo) izhodno frekvenco, tako da se lahko SysPLL refclk deli z rx/tx refclk_link, ki je 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR in Tx PLL Link refclk, ki je nastavljen na 150 MHz za podporo vseh podatkovnih hitrosti DisplayPort.
rx_ls_clkout / tx_ls_clkout	Hitrost povezave DisplayPort Ura do jedra DisplayPort IP. Frekvenca, ki je enaka hitrosti prenosa podatkov, deljeni s širino vzporednih podatkov. Example: Frekvenca = hitrost prenosa podatkov / širina podatkov = 8.1 G (HBR3) / 40 bitov = 202.5 ​​MHz

2.3. Preskusna miza simulacije
Preskusna naprava za simulacijo simulira povratno serijsko zanko DisplayPort TX na RX.
Slika 9. Blokovni diagram simulacijske preskusne naprave DisplayPort Intel FPGA IP Simplex ModeTabela 6. Komponente testne mize

Komponenta	Opis
Generator video vzorcev	Ta generator proizvaja vzorce barvnih vrstic, ki jih lahko konfigurirate. Nastavite lahko časovno razporeditev video formata.
Testna naprava za nadzor	Ta blok nadzoruje testno zaporedje simulacije in generira potrebne signale dražljajev za jedro TX. Nadzorni blok preskusne naprave tudi prebere vrednost CRC iz vira in ponora, da naredi primerjave.
RX Link Speed ​​Clock Frequency Checker	Ta preverjevalnik preveri, ali se obnovljena urna frekvenca oddajnika RX ujema z želeno hitrostjo prenosa podatkov.
TX Link Speed ​​Clock Frequency Checker	Ta preverjevalnik preveri, ali se obnovljena taktna frekvenca oddajnika-sprejemnika TX ujema z želeno hitrostjo prenosa podatkov.

Preskusna naprava za simulacijo opravi naslednja preverjanja:
Tabela 7. Preverjanja preskusne naprave

Testna merila	Preverjanje
• Usposabljanje povezave pri podatkovni hitrosti HBR3 • Preberite registre DPCD, da preverite, ali DP Status nastavlja in meri frekvenco hitrosti povezave TX in RX.	Vključuje Frequency Checker za merjenje hitrosti povezave frekvenčni izhod ure iz oddajnika-sprejemnika TX in RX.
• Zaženite video vzorec od TX do RX. • Preverite CRC za izvor in ponor, da preverite, ali se ujemata	• Poveže generator video vzorcev z virom DisplayPort za generiranje video vzorca. • Kontrola preskusne naprave nato prebere izvorni in ponorni CRC iz registrov DPTX in DPRX ter primerja, da zagotovi, da sta obe vrednosti CRC enaki. Opomba: Če želite zagotoviti izračun CRC, morate omogočiti parameter za avtomatizacijo testiranja Support CTS.

Zgodovina revizij dokumenta za F-Tile DisplayPort Intel FPGA IP Design Example Uporabniški priročnik

Različica dokumenta	Različica Intel Quartus Prime	Različica IP	Spremembe
2022.09.02	22.	20.0.1	• Spremenjen naslov dokumenta iz DisplayPort Intel Agilex F-Tile FPGA IP Design Example Uporabniški priročnik za F-Tile DisplayPort Intel FPGA IP Design Example Uporabniški priročnik. • Omogočeno AXIS Video Design Example varianta. • Odstranjen dizajn Static Rate in nadomeščen z Multi Rate Design Example. • Odstranjena opomba v DisplayPort Intel FPGA IP Design Example Vodnik za hitri začetek, ki pravi, da različica programske opreme Intel Quartus Prime 21.4 podpira samo Preliminary Design Examples. • Slika strukture imenika je bila zamenjana s pravilno sliko. •Dodan razdelek Regeneriranje ELF File pod Prevajanje in testiranje načrta. •Posodobitev razdelka Zahteve za strojno in programsko opremo vključuje dodatno strojno opremo zahteve.
2021.12.13	21.	20.0.0	Začetna izdaja.

Intel Corporation. Vse pravice pridržane. Intel, logotip Intel in druge znamke Intel so blagovne znamke družbe Intel Corporation ali njenih podružnic. Intel jamči za delovanje svojih izdelkov FPGA in polprevodnikov v skladu s trenutnimi specifikacijami v skladu z Intelovo standardno garancijo, vendar si pridržuje pravico do sprememb katerega koli izdelka in storitve kadar koli brez predhodnega obvestila. Intel ne prevzema nobene odgovornosti ali obveznosti, ki izhaja iz uporabe ali uporabe katere koli informacije, izdelka ali storitve, opisanih tukaj, razen če je Intel izrecno pisno privolil v to. Intelovim strankam svetujemo, da pridobijo najnovejšo različico specifikacij naprave, preden se zanesejo na kakršne koli objavljene informacije in preden oddajo naročila za izdelke ali storitve.
*Druga imena in blagovne znamke so lahko last drugih.
ISO 9001:2015 Registriran

Spletna različica
Pošlji povratne informacije
UG-20347
ID: 709308
Različica: 2022.09.02

Dokumenti / Viri

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Uporabniški priročnik F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Reference

• Uporabniški priročnik