Desain IP FPGA F-Tile DisplayPort Example
Panduan Pengguna
Desain IP FPGA F-Tile DisplayPort Example
Diperbarui untuk Intel® Quartus® Prime Design Suite: 22.2 Versi IP: 21.0.1
Desain IP DisplayPort Intel FPGA Example Panduan Memulai Cepat
Perangkat DisplayPort Intel® F-tile menampilkan testbench simulasi dan desain perangkat keras yang mendukung kompilasi dan pengujian perangkat keras Desain IP FPGA exampfile untuk Intel Agilex™
DisplayPort Intel FPGA IP menawarkan contoh desain berikutampsedikit:
- Loopback paralel DisplayPort SST tanpa modul Pixel Clock Recovery (PCR).
- DisplayPort SST loopback paralel dengan AXIS Video Interface
Ketika Anda menghasilkan ex desainample, editor parameter secara otomatis membuat fileDiperlukan untuk mensimulasikan, mengkompilasi, dan menguji desain di perangkat keras.
Gambar 1. Pengembangan Stages
Informasi Terkait
- Panduan Pengguna DisplayPort Intel FPGA IP
- Bermigrasi ke Intel Quartus Prime Pro Edition
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.
ISO 9001: 2015 Terdaftar
1.1. Struktur Direktori
Gambar 2. Struktur Direktori
Tabel 1. Desain Kelample Komponen
| folder | Files |
| rtl/inti | dp_core.ip |
| dp_rx . aku p | |
| dp_tx . aku p | |
| rtl/rx_phy | dp_gxb_rx/ ((blok bangunan DP PMA UX) |
| dp_rx_data_fifo . aku p | |
| rx_top_phy . St | |
| rtl/tx_phy | dp_gxb_rx/ ((blok bangunan DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Persyaratan Perangkat Keras dan Perangkat Lunak
Intel menggunakan perangkat keras dan perangkat lunak berikut untuk menguji desain exampsaya:
Perangkat keras
- Kit Pengembangan Seri-I Intel Agilex
- GPU Sumber DisplayPort
- Sink DisplayPort (Monitor)
- Kartu putri Bitec DisplayPort FMC Revisi 8C
- Kabel DisplayPort
Perangkat lunak
- Intel Quartus® Perdana
- Sinopsis* VCS Simulator
1.3. Menghasilkan Desain
Gunakan editor parameter IP DisplayPort Intel FPGA di perangkat lunak Intel Quartus Prime untuk menghasilkan desain exampsaya.
Gambar 3. Menghasilkan Alur Desain
- Pilih Alat ➤ Katalog IP, dan pilih Intel Agilex F-tile sebagai keluarga perangkat target.
Catatan: Desain eksample hanya mendukung perangkat F-tilex Intel Agilex. - Di Katalog IP, temukan dan klik dua kali DisplayPort Intel FPGA IP. Jendela New IP Variation muncul.
- Tentukan nama tingkat atas untuk variasi IP khusus Anda. Editor parameter menyimpan pengaturan variasi IP di a file bernama .aku p.
- Pilih perangkat F-tilex Intel Agilex di bidang Perangkat, atau pertahankan pemilihan perangkat perangkat lunak Intel Quartus Prime default.
- Klik Oke. Editor parameter muncul.
- Konfigurasikan parameter yang diinginkan untuk TX dan RX.
- Di bawah Desain Examptab le, pilih DisplayPort SST Parallel Loopback Tanpa PCR.
- Pilih Simulasi untuk menghasilkan testbench, dan pilih Sintesis untuk menghasilkan ex desain perangkat kerasample. Anda harus memilih setidaknya satu dari opsi ini untuk menghasilkan ex desainample files. Jika Anda memilih keduanya, waktu pembuatan menjadi lebih lama.
- Untuk Kit Pengembangan Target, pilih Kit Pengembangan SOC Intel Agilex I-Series. Ini menyebabkan perangkat target yang dipilih pada langkah 4 berubah agar sesuai dengan perangkat pada kit pengembangan. Untuk Intel Agilex I-Series SOC Development Kit, perangkat standarnya adalah AGIB027R31B1E2VR0.
- Klik Hasilkan Example Desain.
1.4. Simulasi Desain
Desain DisplayPort Intel FPGA IP example testbench mensimulasikan desain loopback serial dari instans TX ke instans RX. Modul generator pola video internal menggerakkan instans DisplayPort TX dan output video instans RX terhubung ke pemeriksa CRC di testbench.
Gambar 4. Alur Simulasi Desain
- Buka folder simulator Synopsys dan pilih VCS.
- Jalankan skrip simulasi.
Sumber vcs_sim.sh - Skrip melakukan Quartus TLG, mengkompilasi dan menjalankan testbench di simulator.
- Analisis hasilnya.
Simulasi yang berhasil diakhiri dengan perbandingan Source dan Sink SRC.
1.5. Menyusun dan Menguji Desain
Gambar 5. Penyusunan dan Simulasi Desain
Untuk mengkompilasi dan menjalankan uji demonstrasi pada perangkat keras example desain, ikuti langkah-langkah ini:
- Pastikan perangkat keras example desain generasi selesai.
- Luncurkan perangkat lunak Intel Quartus Prime Pro Edition dan buka / quartus/agi_dp_demo.qpf.
- Klik Memproses ➤ Mulai Kompilasi.
- Setelah kompilasi berhasil, perangkat lunak Intel Quartus Prime Pro Edition menghasilkan file .sof file di direktori yang Anda tentukan.
- Sambungkan konektor DisplayPort RX pada kartu putri Bitec ke sumber DisplayPort eksternal, seperti kartu grafis pada PC.
- Sambungkan konektor DisplayPort TX pada kartu putri Bitec ke perangkat wastafel DisplayPort, seperti penganalisa video atau monitor PC.
- Pastikan semua sakelar di papan pengembangan berada di posisi default.
- Konfigurasikan perangkat Intel Agilex F-Tile yang dipilih pada papan pengembangan menggunakan .sof yang dihasilkan file (Alat ➤ Pemrogram ).
- Perangkat wastafel DisplayPort menampilkan video yang dihasilkan dari sumber video.
Informasi Terkait
Panduan Pengguna Intel Agilex I-Series FPGA Development Kit/
1.5.1. Regenerasi ELF File
Secara default, ELF file dihasilkan saat Anda membuat desain dinamis exampsaya.
Namun, dalam beberapa kasus, Anda perlu membuat ulang ELF file jika Anda memodifikasi perangkat lunak file atau buat ulang dp_core.qsys file. Membuat ulang dp_core.qsys file memperbarui .sopcinfo file, yang mengharuskan Anda untuk meregenerasi ELF file.
- Pergi ke /software dan edit kode jika perlu.
- Pergi ke /script dan jalankan skrip build berikut: source build_sw.sh
• Di Windows, cari dan buka Nios II Command Shell. Di Shell Perintah Nios II, buka /script dan jalankan source build_sw.sh.
Catatan: Untuk menjalankan skrip build di Windows 10, sistem Anda memerlukan Subsistem Windows untuk Linux (WSL). Untuk informasi lebih lanjut tentang langkah-langkah instalasi WSL, lihat Buku Pegangan Pengembang Perangkat Lunak Nios II.
• Di Linux, luncurkan Platform Designer, dan buka Tools ➤ Nios II Command Shell. Di Shell Perintah Nios II, buka /script dan jalankan source build_sw.sh. - Pastikan .elf file dihasilkan di /software/ dp_demo.
- Unduh .elf yang dihasilkan file ke dalam FPGA tanpa mengkompilasi ulang .sof file dengan menjalankan skrip berikut: nios2-download /software/dp_demo/*.elf
- Tekan tombol reset pada papan FPGA agar perangkat lunak baru dapat diterapkan.
1.6. Desain IP DisplayPort Intel FPGA Example Parameter
Tabel 2. DisplayPort Intel FPGA IP Design Example batasan QSF untuk Perangkat Intel Agilex Ftile
| Kendala QSF |
Keterangan |
| set_global_assignment -nama VERILOG_MACRO “__DISPLAYPORT_dukungan__=1” |
Dari Quartus 22.2 dan seterusnya, batasan QSF ini diperlukan untuk mengaktifkan aliran SRC (Soft Reset Controller) kustom DisplayPort |
Tabel 3. DisplayPort Intel FPGA IP Design Example Parameter untuk Perangkat F-tilex Intel Agilex
| Parameter | Nilai | Keterangan |
| Tersedia Desain Example | ||
| Pilih Desain | •Tidak ada •DisplayPort SST Parallel Loopback tanpa PCR •DisplayPort SST Parallel Loopback dengan Antarmuka Video AXIS |
Pilih desain example yang akan dihasilkan. •None: Tidak ada desain example tersedia untuk pemilihan parameter saat ini. •DisplayPort SST Parallel Loopback tanpa PCR: Desain ini example menunjukkan loopback paralel dari bak DisplayPort ke sumber DisplayPort tanpa modul Pemulihan Jam Piksel (PCR) saat Anda mengaktifkan parameter Aktifkan Port Gambar Input Video. •DisplayPort SST Parallel Loopback dengan AXIS Video Interface: Desain ini example menunjukkan loopback paralel dari DisplayPort sink ke sumber DisplayPort dengan antarmuka Video AXIS ketika Aktifkan Protokol Data Video Aktif diatur ke AXIS-VVP Penuh. |
| Desain Example Files | ||
| Simulasi | Nyala, mati | Aktifkan opsi ini untuk menghasilkan yang diperlukan files untuk testbench simulasi. |
| Sintesis | Nyala, mati | Aktifkan opsi ini untuk menghasilkan yang diperlukan files untuk kompilasi Intel Quartus Prime dan desain perangkat keras. |
| Format HDL yang dihasilkan | ||
| Menghasilkan File Format | Verilog, VHDL | Pilih format HDL pilihan Anda untuk desain yang dihasilkan example filemengatur. Catatan: Opsi ini hanya menentukan format untuk IP tingkat atas yang dihasilkan files. Semua lainnya files (misample testbenches dan tingkat atas files untuk demonstrasi perangkat keras) dalam format Verilog HDL. |
| Kit Pengembangan Target | ||
| Pilih Papan | •Tidak ada Kit Pengembangan •Seri Intel Agilex I Kit Pengembangan |
Pilih papan untuk contoh desain yang ditargetkanampsaya. |
| Parameter | Nilai | Keterangan |
| •No Development Kit: Opsi ini mengecualikan semua aspek perangkat keras untuk desain example. Inti P mengatur semua penugasan pin ke pin virtual. •Intel Agilex I-Series FPGA Development Kit: Opsi ini secara otomatis memilih perangkat target proyek agar sesuai dengan perangkat pada kit pengembangan ini. Anda dapat mengubah perangkat target menggunakan parameter Ubah Perangkat Target jika revisi papan Anda memiliki varian perangkat yang berbeda. Inti IP menetapkan semua penugasan pin sesuai dengan kit pengembangan. Catatan: Desain Awal Kelampfile tidak diverifikasi secara fungsional pada perangkat keras dalam rilis Quartus ini. • Custom Development Kit: Opsi ini memungkinkan desain example untuk diuji pada kit pengembangan pihak ketiga dengan Intel FPGA. Anda mungkin perlu menyetel penugasan pin sendiri. |
||
| Perangkat Target | ||
| Ubah Perangkat Sasaran | Nyala, mati | Aktifkan opsi ini dan pilih varian perangkat yang disukai untuk development kit. |
Desain Loopback Paralel Contohampsedikit
Desain DisplayPort Intel FPGA IP example menunjukkan loopback paralel dari instans DisplayPort RX ke instans DisplayPort TX tanpa modul Pemulihan Jam Piksel (PCR).
Tabel 4. DisplayPort Intel FPGA IP Design Example untuk Perangkat F-tilex Intel Agilex
| Desain Example | Penamaan | Kecepatan Data | Mode Saluran | Jenis Loopback |
| DisplayPort SST loopback paralel tanpa PCR | SST Port Layar | RBR, HRB, HRB2, HBR3 | Simpleks | Paralel tanpa PCR |
| DisplayPort SST loopback paralel dengan AXIS Video Interface | SST Port Layar | RBR, HRB, HRB2, HBR3 | Simpleks | Paralel dengan Antarmuka Video AXIS |
2.1. Desain Loopback Paralel DisplayPort SST Intel Agilex F-tile Fitur
Contoh desain loopback paralel SSTample menunjukkan transmisi aliran video tunggal dari bak DisplayPort ke sumber DisplayPort.
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.
ISO 9001: 2015 Terdaftar
Gambar 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback tanpa PCR
- Dalam varian ini, parameter sumber DisplayPort, TX_SUPPORT_IM_ENABLE, diaktifkan dan antarmuka gambar video digunakan.
- Wastafel DisplayPort menerima streaming video dan atau audio dari sumber video eksternal seperti GPU dan menerjemahkannya menjadi antarmuka video paralel.
- Output video sink DisplayPort secara langsung menggerakkan antarmuka video sumber DisplayPort dan mengkodekan ke tautan utama DisplayPort sebelum mengirimkan ke monitor.
- IOPLL menggerakkan sink DisplayPort dan jam video sumber pada frekuensi tetap.
- Jika parameter MAX_LINK_RATE sink dan sumber DisplayPort dikonfigurasikan ke HBR3 dan PIXELS_PER_CLOCK dikonfigurasikan ke Quad, jam video berjalan pada 300 MHz untuk mendukung kecepatan piksel 8Kp30 (1188/4 = 297 MHz).
Gambar 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback dengan AXIS Video Antarmuka
- Dalam varian ini, parameter sumber dan sink DisplayPort, pilih AXIS-VVP FULL di ENABLE ACTIVE VIDEO DATA PROTOCOLS untuk mengaktifkan Axis Video Data Interface.
- Wastafel DisplayPort menerima streaming video dan atau audio dari sumber video eksternal seperti GPU dan menerjemahkannya menjadi antarmuka video paralel.
- Sink DisplayPort mengubah aliran data video menjadi data video sumbu dan menggerakkan antarmuka data video sumbu sumber DisplayPort melalui VVP Video Frame Buffer. Sumber DisplayPort mengonversi data video sumbu menjadi tautan utama DisplayPort sebelum mengirimkannya ke monitor.
- Pada varian desain ini terdapat tiga jam video utama yaitu rx/tx_axi4s_clk, rx_vid_clk, dan tx_vid_clk. axi4s_clk berjalan pada 300 MHz untuk kedua modul AXIS di Source dan Sink. rx_vid_clk menjalankan pipeline DP Sink Video pada 300 MHz (untuk mendukung resolusi apa pun hingga 8Kp30 4PIP), sementara tx_vid_clk menjalankan pipeline Video Sumber DP pada frekuensi Jam Piksel aktual (dibagi dengan PIP).
- Varian desain ini secara otomatis mengonfigurasi frekuensi tx_vid_clk melalui pemrograman I2C ke OSC SI5391B terpasang saat desain mendeteksi sakelar dalam resolusi.
- Varian desain ini hanya menunjukkan jumlah resolusi tetap seperti yang telah ditentukan sebelumnya dalam perangkat lunak DisplayPort, yaitu:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Skema Pencatatan Jam Kerja
Skema pencatatan jam kerja mengilustrasikan domain jam dalam desain IP DisplayPort Intel FPGA exampsaya.
Gambar 8. Skema clocking Intel Agilex F-tile DisplayPort Transceiver
Tabel 5. Skema Clocking Sinyal
| Jam dalam diagram |
Keterangan |
| Referensi SysPLL | Jam referensi Sistem PLL F-tile yang dapat berupa frekuensi jam apa pun yang dapat dibagi oleh Sistem PLL untuk frekuensi output tersebut. Dalam desain ini example, system_pll_clk_link dan rx/tx refclk_link berbagi refclk SysPLL 150 MHz yang sama. |
| Jam dalam diagram | Keterangan |
| Itu harus jam berjalan bebas yang terhubung dari pin jam referensi transceiver khusus ke port jam input Referensi dan IP Jam PLL Sistem, sebelum menghubungkan port output yang sesuai ke DisplayPort Phy Top. Catatan: Untuk desain ini example, konfigurasikan Pengontrol Jam GUI Si5391A OUT6 ke 150 MHz. |
|
| sistem pll clk link | Frekuensi keluaran Sistem PLL minimum untuk mendukung semua kecepatan DisplayPort adalah 320 MHz. mantan desain iniample menggunakan frekuensi output 900 MHz (tertinggi) sehingga SysPLL refclk dapat dibagi dengan rx/tx refclk_link yang berukuran 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Refclk Rx CDR dan Tx PLL Link yang ditetapkan ke 150 MHz untuk mendukung semua kecepatan data DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | Kecepatan Tautan DisplayPort Jam ke jam inti IP DisplayPort. Frekuensi yang setara dengan Kecepatan Data dibagi dengan lebar data paralel. Exampsaya: Frekuensi = kecepatan data / lebar data = 8.1G (HBR3) / 40 bit = 202.5 MHz |
2.3. Meja Tes Simulasi
Testbench simulasi mensimulasikan loopback serial DisplayPort TX ke RX.
Gambar 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram
Tabel 6. Komponen Testbench
| Komponen | Keterangan |
| Pembuat Pola Video | Generator ini menghasilkan pola bilah warna yang dapat Anda konfigurasikan. Anda dapat membuat parameter pengaturan waktu format video. |
| Kontrol Meja Tes | Blok ini mengontrol urutan pengujian simulasi dan menghasilkan sinyal stimulus yang diperlukan ke inti TX. Blok kontrol testbench juga membaca nilai CRC dari source dan sink untuk membuat perbandingan. |
| Pemeriksa Frekuensi Jam Kecepatan RX Link | Pemeriksa ini memverifikasi apakah frekuensi clock pemulihan transceiver RX cocok dengan kecepatan data yang diinginkan. |
| Pemeriksa Frekuensi Jam Kecepatan TX Link | Pemeriksa ini memverifikasi apakah frekuensi clock pemulihan transceiver TX cocok dengan laju data yang diinginkan. |
Testbench simulasi melakukan verifikasi berikut:
Tabel 7. Verifikasi testbench
| Kriteria Pengujian |
Verifikasi |
| • Link Pelatihan di Data Rate HBR3 • Baca register DPCD untuk memeriksa apakah Status DP menetapkan dan mengukur frekuensi TX dan RX Link Speed. |
Mengintegrasikan Pemeriksa Frekuensi untuk mengukur Kecepatan Tautan output frekuensi clock dari transceiver TX dan RX. |
| • Jalankan pola video dari TX ke RX. • Verifikasi CRC untuk source dan sink untuk memeriksa apakah cocok |
• Menghubungkan generator pola video ke Sumber DisplayPort untuk menghasilkan pola video. • Testbench control selanjutnya membaca Source dan Sink CRC dari register DPTX dan DPRX dan membandingkannya untuk memastikan kedua nilai CRC identik. Catatan: Untuk memastikan CRC dihitung, Anda harus mengaktifkan parameter otomatisasi uji CTS Dukungan. |
Riwayat Revisi Dokumen untuk F-Tile DisplayPort Intel FPGA IP Design Example Panduan Pengguna
| Versi Dokumen | Versi Intel Quartus Prime | Versi IP | Perubahan |
| 2022.09.02 | 22. | 20.0.1 | •Perubahan judul dokumen dari DisplayPort Intel Agilex F-Tile FPGA IP Design Example Panduan Pengguna untuk F-Tile DisplayPort Intel FPGA IP Design Example Panduan Pengguna. •Aktifkan Desain Video AXIS Example varian. • Menghapus desain Static Rate dan menggantinya dengan Multi Rate Design Exampsaya. • Menghapus catatan di DisplayPort Intel FPGA IP Design Example Panduan Memulai Cepat yang menyatakan versi perangkat lunak Intel Quartus Prime 21.4 hanya mendukung Preliminary Design Exampsedikit. • Mengganti gambar Struktur Direktori dengan gambar yang benar. • Menambahkan bagian Regenerasi ELF File di bawah Menyusun dan Menguji Desain. •Memperbarui bagian Persyaratan Perangkat Keras dan Perangkat Lunak untuk menyertakan perangkat keras tambahan persyaratan. |
| 2021.12.13 | 21. | 20.0.0 | Rilis awal. |
Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.
*Nama dan merek lain mungkin diklaim sebagai milik orang lain.
ISO 9001: 2015 Terdaftar
Versi Online
Kirim Masukan
UG-20347
ID: 709308
Versi: 2022.09.02
Dokumen / Sumber Daya
 |
intel F-Tile DisplayPort FPGA IP Desain Example [Bahasa Indonesia:] Panduan Pengguna Desain IP FPGA F-Tile DisplayPort Example, F-Tile DisplayPort, DisplayPort, Desain IP FPGA Example, Desain IP Kelample, UG-20347, 709308 |
