F-Tile DisplayPort FPGA IP Design Example
دليل المستخدم

F-Tile DisplayPort FPGA IP Design Example

تم التحديث لـ Intel® Quartus® Prime Design Suite: 22.2 إصدار IP: 21.0.1

منفذ DisplayPort Intel FPGA IP Design Example دليل البدء السريع

تتميز أجهزة DisplayPort Intel® F-tile بمنصة اختبار محاكاة وتصميم أجهزة يدعم التجميع واختبار الأجهزة، وتصميم FPGA IP على سبيل المثالampLes for Intel Agilex™
يوفر DisplayPort Intel FPGA IP التصميم التالي على سبيل المثالampليه:

• الاسترجاع المتوازي لـ DisplayPort SST بدون وحدة Pixel Clock Recovery (PCR).
• الاسترجاع المتوازي DisplayPort SST مع واجهة فيديو AXIS

عندما تقوم بإنشاء تصميم سابقample ، يقوم محرر المعلمات تلقائيًا بإنشاء ملف fileضرورية لمحاكاة التصميم في الأجهزة وتجميعه واختباره.
الشكل 1. التنمية Stagesمعلومات ذات صلة

• دليل مستخدم DisplayPort Intel FPGA IP
• الانتقال إلى إصدار Intel Quartus Prime Pro

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
تم تسجيل ISO 9001: 2015
1.1. هيكل الدليل
الشكل 2. هيكل الدليل

الجدول 1. مثال على التصميمampمكونات لو

المجلدات	Files
rtl / الأساسية	dp_core.ip
	dp_rx . الملكية الفكرية
	dp_tx . الملكية الفكرية
rtl / rx_phy	dp_gxb_rx / ((لبنة بناء DP PMA UX)
	dp_rx_data_fifo . الملكية الفكرية
	rx_top_phy . القديس
rtl / tx_phy	dp_gxb_rx / ((لبنة بناء DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2 متطلبات الأجهزة والبرامج
تستخدم Intel الأجهزة والبرامج التالية لاختبار التصميم السابقampعلى:
الأجهزة

• مجموعة تطوير Intel Agilex I-Series
• وحدة معالجة الرسومات مصدر DisplayPort
• حوض DisplayPort (الشاشة)
• مراجعة بطاقة ابنة Bitec DisplayPort FMC 8C
• الكابلات DisplayPort

برمجة

• إنتل كوارتوس® برايم
• خلاصة * محاكي VCS

1.3 توليد التصميم
استخدم محرر معلمات DisplayPort Intel FPGA IP في برنامج Intel Quartus Prime لإنشاء مثال التصميمampليه.
الشكل 3. إنشاء تدفق التصميم

1.  حدد Tools ➤ IP Catalog ، وحدد Intel Agilex F-tile كعائلة الجهاز المستهدفة.
   ملحوظة: التصميم السابقample يدعم فقط أجهزة Intel Agilex F.
2. في كتالوج IP ، حدد موقع DisplayPort Intel FPGA IP وانقر فوقه نقرًا مزدوجًا. تظهر نافذة New IP Variation.
3. حدد اسم المستوى الأعلى لنوع IP المخصص الخاص بك. يحفظ محرر المعلمات إعدادات تنوع IP في ملف file اسم الشيئ .ip.
4. حدد جهاز Intel Agilex F-tile في حقل الجهاز، أو احتفظ بتحديد جهاز برنامج Intel Quartus Prime الافتراضي.
5. انقر فوق موافق. يظهر محرر المعلمة.
6. قم بتكوين المعلمات المطلوبة لكل من TX وRX.
7. تحت التصميم السابقampعلامة التبويب le ، حدد DisplayPort SST Parallel Loopback بدون PCR.
8. حدد Simulation لإنشاء testbench ، وحدد Synthesis لإنشاء تصميم الأجهزة على سبيل المثالampجنيه. يجب عليك تحديد واحد على الأقل من هذه الخيارات لإنشاء مثال على التصميمample fileس. إذا قمت بتحديد كليهما، يصبح وقت التوليد أطول.
9. بالنسبة لمجموعة أدوات تطوير الهدف، حدد مجموعة أدوات تطوير Intel Agilex I-Series SOC. يؤدي هذا إلى تغيير الجهاز المستهدف المحدد في الخطوة 4 ليطابق الجهاز الموجود في مجموعة التطوير. بالنسبة لمجموعة تطوير Intel Agilex I-Series SOC، فإن الجهاز الافتراضي هو AGIB027R31B1E2VR0.
10. انقر فوق إنشاء Exampلو التصميم.

1.4 محاكاة التصميم
تصميم DisplayPort Intel FPGA IP السابقampيحاكي le testbench تصميم استرجاع تسلسلي من مثيل TX إلى مثيل RX. تقوم وحدة منشئ نمط الفيديو الداخلي بتشغيل مثيل DisplayPort TX ويتصل إخراج فيديو مثيل RX بمدققات CRC في طاولة الاختبار.
الشكل 4. تدفق محاكاة التصميم

1. انتقل إلى مجلد Synopsys simulator وحدد VCS.
2. قم بتشغيل نص محاكاة.
   المصدر vcs_sim.sh
3. يقوم البرنامج النصي بتنفيذ Quartus TLG ، ويقوم بتجميع وتشغيل testbench في جهاز المحاكاة.
4. حلل النتيجة.
   تنتهي المحاكاة الناجحة بمقارنة المصدر والمصدر SRC.

1.5 تجميع واختبار التصميم
الشكل 5. تجميع ومحاكاة التصميملتجميع وتشغيل اختبار توضيحي على الأجهزة السابقةample design ، اتبع الخطوات التالية:

1. تأكد من الأجهزة السابقةampجيل تصميم لو كاملة.
2. قم بتشغيل برنامج Intel Quartus Prime Pro Edition وافتحه / كوارتوس/agi_dp_demo.qpf.
3. انقر فوق معالجة ➤ بدء التجميع.
4. بعد التجميع الناجح، يقوم برنامج Intel Quartus Prime Pro Edition بإنشاء ملف .sof file في الدليل المحدد الخاص بك.
5. قم بتوصيل موصل DisplayPort RX الموجود على بطاقة Bitec الفرعية بمصدر DisplayPort خارجي، مثل بطاقة الرسومات الموجودة على جهاز الكمبيوتر.
6. قم بتوصيل موصل DisplayPort TX الموجود على بطاقة Bitec الفرعية بجهاز حوض DisplayPort، مثل محلل الفيديو أو شاشة الكمبيوتر.
7.  تأكد من أن جميع مفاتيح لوحة التطوير في الوضع الافتراضي.
8. قم بتكوين جهاز Intel Agilex F-Tile المحدد على لوحة التطوير باستخدام .sof الذي تم إنشاؤه file (أدوات ➤ مبرمج).
9. يعرض جهاز حوض DisplayPort الفيديو الذي تم إنشاؤه من مصدر الفيديو.

معلومات ذات صلة
دليل مستخدم مجموعة تطوير Intel Agilex I-Series FPGA/
1.5.1. تجديد قزم File
بشكل افتراضي، ELF file يتم إنشاؤه عند إنشاء التصميم الديناميكي على سبيل المثالampليه.
ومع ذلك، في بعض الحالات، تحتاج إلى تجديد ELF file إذا قمت بتعديل البرنامج file أو قم بإعادة إنشاء dp_core.qsys file. إعادة إنشاء dp_core.qsys file يقوم بتحديث .sopcinfo file، الأمر الذي يتطلب منك تجديد ELF file.

1. اذهب إلى /software وقم بتحرير الكود إذا لزم الأمر.
2. اذهب إلى /script وتنفيذ البرنامج النصي للبناء التالي: source build_sw.sh
   • في نظام التشغيل Windows، ابحث عن برنامج Nios II Command Shell وافتحه. في Nios II Command Shell، انتقل إلى /script وتنفيذ المصدر build_sw.sh.
   ملحوظة: لتنفيذ البرنامج النصي للإنشاء على نظام التشغيل Windows 10، يتطلب نظامك أنظمة Windows الفرعية لنظام التشغيل Linux (WSL). لمزيد من المعلومات حول خطوات تثبيت WSL، راجع دليل مطور برامج Nios II.
   • في نظام التشغيل Linux، قم بتشغيل "مصمم النظام الأساسي"، وافتح "الأدوات" ➤ Nios II Command Shell. في Nios II Command Shell، انتقل إلى /script وتنفيذ المصدر build_sw.sh.
3. تأكد من .elf file يتم إنشاؤه في /البرمجيات/ dp_demo.
4. قم بتنزيل .elf الذي تم إنشاؤه file في FPGA دون إعادة ترجمة .sof file عن طريق تشغيل البرنامج النصي التالي: nios2-download /software/dp_demo/*.elf
5. اضغط على زر إعادة الضبط الموجود على لوحة FPGA حتى يصبح البرنامج الجديد ساري المفعول.

1.6 منفذ DisplayPort Intel FPGA IP Design Exampلو المعلمات
الجدول 2. DisplayPort Intel FPGA IP Design Exampقيد QSF لجهاز Intel Agilex Ftile

قيود QSF	وصف
set_global_assisment - الاسم VERILOG_MACRO "__DISPLAYPORT_support__=1"	بدءًا من Quartus 22.2 وما بعده، يلزم وجود قيد QSF هذا لتمكين تدفق SRC المخصص (وحدة تحكم إعادة الضبط الناعمة) لـ DisplayPort

الجدول 3. DisplayPort Intel FPGA IP Design Exampمعامِلات جهاز Intel Agilex F.

المعلمة	قيمة	وصف
متاح تصميم على سبيل المثالample
حدد التصميم	•لا أحد •DisplayPort SST Parallel Loopback بدون PCR •DisplayPort SST Parallel Loopback مع واجهة فيديو AXIS	حدد التصميم على سبيل المثالample ليتم إنشاؤها. • لا شيء: لا يوجد تصميم سابقampيتوفر le لاختيار المعلمة الحالية. •DisplayPort SST Parallel Loopback بدون PCR: هذا التصميم على سبيل المثالampيوضح le الاسترجاع المتوازي من حوض DisplayPort إلى مصدر DisplayPort بدون وحدة Pixel Clock Recovery (PCR) عند تشغيل معلمة Enable Video Input Image Port. •DisplayPort SST Parallel Loopback مع واجهة فيديو AXIS: هذا التصميم على سبيل المثالampيوضح le الاسترجاع المتوازي من مصدر DisplayPort إلى مصدر DisplayPort مع واجهة AXIS Video عند تعيين Enable Active Video Data Protocols على AXIS-VVP Full.
مثال على التصميمample Files
محاكاة	في ، قبالة	قم بتشغيل هذا الخيار لإنشاء ملف fileمنضدة اختبار المحاكاة.
توليف	في ، قبالة	قم بتشغيل هذا الخيار لإنشاء ملف files لتجميع Intel Quartus Prime وتصميم الأجهزة.
تنسيق HDL الذي تم إنشاؤه
يولد File شكل	فيريلوج ، VHDL	حدد تنسيق HDL المفضل لديك للتصميم الذي تم إنشاؤه على سبيل المثالample fileتعيين. ملاحظة: يحدد هذا الخيار فقط تنسيق عنوان IP للمستوى الأعلى الذي تم إنشاؤه fileس. كل الآخرين files (على سبيل المثال ، على سبيل المثالample testbenches والمستوى الأعلى fileلعرض الأجهزة) بتنسيق Verilog HDL.
مجموعة أدوات تطوير الهدف
حدد لوحة	• لا توجد أدوات التطوير • إنتل أجيلكس I-سلسلة مجموعة التطوير	حدد اللوحة للتصميم المستهدف على سبيل المثالampليه.

المعلمة	قيمة	وصف
		• لا توجد أدوات تطوير: يستثني هذا الخيار جميع جوانب الأجهزة الخاصة بالتصميم، على سبيل المثالampلو. يقوم النواة P بتعيين جميع تخصيصات الدبوس إلى المسامير الافتراضية. •Intel Agilex I-Series FPGA Development Kit: يقوم هذا الخيار تلقائيًا بتحديد الجهاز المستهدف للمشروع ليتوافق مع الجهاز الموجود في مجموعة التطوير هذه. يمكنك تغيير الجهاز المستهدف باستخدام معلمة تغيير الجهاز المستهدف إذا كانت مراجعة اللوحة الخاصة بك تحتوي على متغير جهاز مختلف. يقوم جوهر IP بتعيين جميع تعيينات الدبوس وفقًا لمجموعة التطوير. ملاحظة: التصميم الأولي السابقampلم يتم التحقق من le وظيفيًا على الأجهزة في إصدار Quartus هذا. • مجموعة أدوات التطوير المخصصة: يسمح هذا الخيار للتصميم على سبيل المثالample ليتم اختبارها على مجموعة تطوير تابعة لجهة خارجية باستخدام Intel FPGA. قد تحتاج إلى تعيين تعيينات الدبوس بنفسك.
الجهاز الهدف
تغيير الجهاز الهدف	في ، قبالة	قم بتشغيل هذا الخيار وحدد متغير الجهاز المفضل لمجموعة التطوير.

تصميم الاسترجاع المتوازي على سبيل المثالampليه

تصميم DisplayPort Intel FPGA IP السابقampتوضح الملفات الاسترجاع المتوازي من مثيل DisplayPort RX إلى مثيل DisplayPort TX بدون وحدة Pixel Clock Recovery (PCR).
الجدول 4. DisplayPort Intel FPGA IP Design Exampلو لجهاز Intel Agilex F- بلاط

مثال على التصميمample	تعيين	معدل البيانات	وضع القناة	نوع الاسترجاع
DisplayPort SST استرجاع متوازي بدون PCR	منفذ DisplayPort SST	آر بي آر، إتش آر بي، إتش آر بي 2، إتش بي آر 3	سيمبلكس	بالتوازي بدون PCR
الاسترجاع المتوازي DisplayPort SST مع واجهة فيديو AXIS	منفذ DisplayPort SST	آر بي آر، إتش آر بي، إتش آر بي 2، إتش بي آر 3	سيمبلكس	بالتوازي مع واجهة الفيديو AXIS

2.1. Intel Agilex F-tile DisplayPort SST تصميم الاسترجاع المتوازي سمات
تصميم الاسترجاع المتوازي SST على سبيل المثالampتوضح الملفات نقل دفق فيديو واحد من مصدر DisplayPort إلى مصدر DisplayPort.
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
تم تسجيل ISO 9001: 2015
الشكل 6. Intel Agilex F- بلاطة DisplayPort SST Parallel Loopback بدون PCR

• في هذا المتغير ، يتم تشغيل معلمة مصدر DisplayPort ، TX_SUPPORT_IM_ENABLE ، ويتم استخدام واجهة صورة الفيديو.
• يستقبل حوض DisplayPort الفيديو و / أو دفق الصوت من مصدر فيديو خارجي مثل GPU ويفك تشفيره إلى واجهة فيديو متوازية.
• يعمل إخراج فيديو حوض DisplayPort مباشرة على تشغيل واجهة فيديو مصدر DisplayPort والتشفير إلى ارتباط DisplayPort الرئيسي قبل الإرسال إلى الشاشة.
• يقوم IOPLL بتشغيل كلاً من حوض DisplayPort وساعات فيديو المصدر بتردد ثابت.
• إذا تم تكوين مصدر DisplayPort ومعلمة MAX_LINK_RATE للمصدر على HBR3 وتم تكوين PIXELS_PER_CLOCK على Quad، فإن ساعة الفيديو تعمل بسرعة 300 ميجاهرتز لدعم معدل 8Kp30 بكسل (1188/4 = 297 ميجاهرتز).

الشكل 7. الاسترجاع المتوازي Intel Agilex F-tile DisplayPort SST مع فيديو AXIS الواجهة

• في هذا المتغير، حدد مصدر DisplayPort ومعلمة المصدر AXIS-VVP FULL في ENABLE ACTIVE VIDEO DATA PROTOCOLS لتمكين Axis Video Data Interface.
• يستقبل حوض DisplayPort الفيديو و / أو دفق الصوت من مصدر فيديو خارجي مثل GPU ويفك تشفيره إلى واجهة فيديو متوازية.
• يقوم DisplayPort Sink بتحويل دفق بيانات الفيديو إلى بيانات فيديو محورية ويقوم بتشغيل واجهة بيانات فيديو محور مصدر DisplayPort من خلال VVP Video Frame Buffer. يقوم مصدر DisplayPort بتحويل بيانات الفيديو المحورية إلى رابط DisplayPort الرئيسي قبل إرسالها إلى الشاشة.
• في هذا التصميم المتغير، توجد ثلاث ساعات فيديو رئيسية، وهي rx/tx_axi4s_clk، وrx_vid_clk، وtx_vid_clk. يعمل axi4s_clk بسرعة 300 ميجاهرتز لكل من وحدات AXIS في المصدر والمغسلة. يقوم rx_vid_clk بتشغيل خط أنابيب DP Sink Video بسرعة 300 ميجاهرتز (لدعم أي دقة تصل إلى 8Kp30 4PIPs)، بينما يقوم tx_vid_clk بتشغيل خط أنابيب DP Source Video بتردد Pixel Clock الفعلي (مقسومًا على PIPs).
• يقوم متغير التصميم هذا تلقائيًا بتكوين تردد tx_vid_clk من خلال برمجة I2C إلى SI5391B OSC الموجود على اللوحة عندما يكتشف التصميم مفتاحًا في الدقة.
• يوضح متغير التصميم هذا فقط عددًا ثابتًا من درجات الدقة كما هو محدد مسبقًا في برنامج DisplayPort، وهي:
  — 720p60، RGB
  — 1080p60، RGB
  — 4K30، RGB
  — 4K60، RGB

2.2. مخطط تسجيل الوقت
يوضح مخطط التوقيت مجالات الساعة في تصميم DisplayPort Intel FPGA IP السابقampليه.
الشكل 8. مخطط توقيت جهاز الإرسال والاستقبال من Intel Agilex F- بلاط DisplayPortالجدول 5. إشارات مخطط التوقيت

الساعة في الرسم التخطيطي	وصف
مرجع SysPLL	ساعة مرجعية لنظام F-TONE PLL والتي يمكن أن تكون أي تردد ساعة قابل للقسمة بواسطة System PLL لتردد الخرج هذا. في هذا التصميم السابقampيشترك كل من le وsystem_pll_clk_link وrx/tx refclk_link في نفس refclk SysPLL بتردد 150 ميجاهرتز.

الساعة في الرسم التخطيطي	وصف
	يجب أن تكون ساعة تشغيل مجانية متصلة من دبوس ساعة مرجعي مخصص لجهاز الإرسال والاستقبال إلى منفذ ساعة الإدخال للمرجع ونظام PLL Clocks IP ، قبل توصيل منفذ الإخراج المقابل بـ DisplayPort Phy Top. ملاحظة: لهذا التصميم على سبيل المثالampإذا، قم بتكوين وحدة التحكم بالساعة GUI Si5391A OUT6 إلى 150 ميجاهرتز.
رابط النظام PLL CLK	الحد الأدنى لتردد إخراج نظام PLL لدعم جميع معدلات DisplayPort هو 320 ميجاهرتز. هذا التصميم السابقampيستخدم le تردد إخراج يبلغ 900 ميجا هرتز (الأعلى) بحيث يمكن مشاركة SysPLL refclk مع rx/tx refclk_link وهو 150 ميجا هرتز.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR وTx PLL Link refclk الذي تم تثبيته على 150 ميجاهرتز لدعم جميع معدلات بيانات DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock إلى ساعة DisplayPort IP core. يقسم التردد المكافئ لمعدل البيانات على عرض البيانات المتوازي. Exampعلى: التردد = معدل البيانات / عرض البيانات = 8.1 جيجا (HBR3) / 40 بت = 202.5 ميجا هرتز

2.3 Testbench المحاكاة
يحاكي جدول اختبار المحاكاة الاسترجاع التسلسلي DisplayPort TX إلى RX.
الشكل 9. DisplayPort Intel FPGA IP Simplex Mode Simplex مخطط كتلة Testbenchالجدول 6. مكونات Testbench

عنصر	وصف
مولد نمط الفيديو	ينتج هذا المولد أنماط شريط ألوان يمكنك تكوينها. يمكنك تحديد معلمات توقيت تنسيق الفيديو.
تحكم Testbench	تتحكم هذه الكتلة في تسلسل اختبار المحاكاة وتولد إشارات التحفيز الضرورية إلى قلب TX. تقرأ كتلة التحكم testbench أيضًا قيمة CRC من كل من المصدر والمغسلة لإجراء مقارنات.
مدقق تردد ساعة RX Link Speed	يتحقق هذا المدقق مما إذا كان تردد الساعة المسترد لجهاز الإرسال والاستقبال RX يطابق معدل البيانات المطلوب.
TX Link Speed ​​مدار الساعة فاحص التردد	يتحقق هذا المدقق مما إذا كان تردد الساعة المسترد لجهاز الإرسال والاستقبال TX يطابق معدل البيانات المطلوب.

يقوم جدول اختبار المحاكاة بالتحقق التالي:
الجدول 7. التحقق من منصة الاختبار

معايير الاختبار	تَحَقّق
• ربط التدريب على معدل البيانات HBR3 • اقرأ سجلات DPCD للتحقق مما إذا كانت حالة DP تعيّن وتقيس ترددات TX و RX Link Speed.	يدمج مدقق التردد لقياس سرعة الارتباط خرج تردد الساعة من جهاز الإرسال والاستقبال TX وRX.
• تشغيل نمط الفيديو من TX إلى RX. • تحقق من اتفاقية حقوق الطفل لكل من المصدر والمصارف للتحقق مما إذا كانا متطابقين	• يربط مولد نمط الفيديو بمصدر DisplayPort لإنشاء نمط الفيديو. • يقرأ عنصر تحكم Testbench بعد ذلك كلاً من Source و Sink CRC من سجلات DPTX و DPRX ويقارن للتأكد من تطابق قيم CRC. ملاحظة: للتأكد من حساب CRC، يجب عليك تمكين معلمة أتمتة اختبار دعم CTS.

سجل مراجعة المستندات لـ F-Tile DisplayPort Intel FPGA IP Design Example دليل المستخدم

نسخة الوثيقة	إصدار Intel Quartus Prime	إصدار IP	التغييرات
2022.09.02	22.	20.0.1	• تم تغيير عنوان المستند من DisplayPort Intel Agilex F-Tile FPGA IP Design Exampدليل المستخدم إلى F-Tile DisplayPort Intel FPGA IP Design Example دليل المستخدم. • تمكين تصميم الفيديو AXIS السابقينampلو البديل. • تمت إزالة تصميم المعدل الثابت واستبداله بتصميم متعدد المعدلاتampليه. • تمت إزالة الملاحظة الموجودة في DisplayPort Intel FPGA IP Design Exampدليل البدء السريع الذي يشير إلى أن إصدار برنامج Intel Quartus Prime 21.4 يدعم فقط التصميم الأولي Exampليز. • استبدال شكل هيكل الدليل بالشكل الصحيح. • تمت إضافة قسم تجديد ELF File ضمن تجميع واختبار التصميم. • تحديث قسم متطلبات الأجهزة والبرامج ليشمل أجهزة إضافية متطلبات.
2021.12.13	21.	20.0.0	الإصدار الأولي.

شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات.
*قد يتم المطالبة بأسماء وعلامات تجارية أخرى باعتبارها ملكًا للآخرين.
تم تسجيل ISO 9001: 2015

نسخة على الانترنت
إرسال التعليقات
يو جي-20347
المعرف: 709308
الإصدار: 2022.09.02

المستندات / الموارد

إنتل F-Tile DisplayPort FPGA IP Design Example [بي دي اف] دليل المستخدم F-Tile DisplayPort FPGA IP Design Example، F-Tile DisplayPort، DisplayPort، FPGA IP Design Exampلو ، IP Design Exampلو، UG-20347، 709308

مراجع

• دليل المستخدم