„F-Tile DisplayPort FPGA IP Design Example
Vartotojo vadovas

„F-Tile DisplayPort FPGA IP Design Example

Atnaujinta Intel® Quartus® Prime Design Suite: 22.2 IP versija: 21.0.1

„DisplayPort Intel FPGA IP Design Example Greitos pradžios vadovas

„DisplayPort Intel® F-tile“ įrenginiuose yra imituojantis bandymų stendas ir aparatinės įrangos konstrukcija, kuri palaiko kompiliavimą ir aparatinės įrangos testavimą FPGA IP dizainas, pvz.ampmažiau skirta „Intel Agilex™“.
„DisplayPort Intel FPGA IP“ siūlo tokį dizainą, pvzampmažiau:

• „DisplayPort SST“ lygiagretus grįžtamasis ryšys be pikselių laikrodžio atkūrimo (PCR) modulio
• „DisplayPort SST“ lygiagretus grįžtamasis ryšys su AXIS vaizdo sąsaja

Kai sukuriate dizainą, pvzample, parametrų rengyklė automatiškai sukuria filebūtina modeliuoti, kompiliuoti ir išbandyti aparatinės įrangos dizainą.
1 pav. Vystymas StagesSusijusi informacija

• DisplayPort Intel FPGA IP vartotojo vadovas
• Perkeliama į „Intel Quartus Prime Pro Edition“.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
Užregistruotas ISO 9001: 2015
1.1. Katalogo struktūra
2 pav. Katalogo struktūra

1 lentelė. Dizainas Pvzample Komponentai

Aplankai	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx. ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX kūrimo blokas)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX kūrimo blokas)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Aparatinės ir programinės įrangos reikalavimai
„Intel“ naudoja šią aparatinę ir programinę įrangą, kad išbandytų dizainą, pvzampLe:
Aparatūra

• Intel Agilex I serijos kūrimo rinkinys
• „DisplayPort“ šaltinio GPU
• „DisplayPort“ kriauklė (monitorius)
• Bitec DisplayPort FMC dukterinė kortelė Revision 8C
• „DisplayPort“ kabeliai

Programinė įranga

• Intel Quartus® Prime
• Santrauka* VCS simuliatorius

1.3. Dizaino generavimas
Norėdami sukurti dizainą, naudokite Intel Quartus Prime programinės įrangos DisplayPort Intel FPGA IP parametrų rengyklęample.
3 pav. Projektavimo srauto generavimas

1.  Pasirinkite Įrankiai ➤ IP katalogas ir pasirinkite Intel Agilex F-tile kaip tikslinę įrenginių šeimą.
   Pastaba: Dizainas, pvzample palaiko tik „Intel Agilex F-tile“ įrenginius.
2. IP kataloge suraskite ir dukart spustelėkite DisplayPort Intel FPGA IP. Pasirodo langas Naujas IP variantas.
3. Nurodykite savo tinkinto IP varianto aukščiausio lygio pavadinimą. Parametrų rengyklė išsaugo IP varianto nustatymus a file pavadintas .ip.
4. Lauke Įrenginys pasirinkite Intel Agilex F-tile įrenginį arba palikite numatytąjį Intel Quartus Prime programinės įrangos įrenginio pasirinkimą.
5. Spustelėkite Gerai. Pasirodo parametrų rengyklė.
6. Konfigūruokite norimus TX ir RX parametrus.
7. Pagal dizainą Exampskirtuke pasirinkite DisplayPort SST Parallel Loopback be PCR.
8. Pasirinkite Modeliavimas, kad sukurtumėte bandymų stendą, ir pasirinkite Sintezė, kad sukurtumėte aparatinės įrangos dizainą, pvzample. Norėdami sukurti dizainą, turite pasirinkti bent vieną iš šių parinkčiųample files. Jei pasirinksite abu, generavimo laikas pailgės.
9. „Target Development Kit“ pasirinkite „Intel Agilex I-Series SOC Development Kit“. Dėl to 4 veiksme pasirinktas tikslinis įrenginys pasikeičia, kad atitiktų kūrimo rinkinio įrenginį. „Intel Agilex I-Series SOC Development Kit“ numatytasis įrenginys yra AGIB027R31B1E2VR0.
10. Spustelėkite Generuoti example Dizainas.

1.4. Dizaino modeliavimas
„DisplayPort Intel FPGA“ IP dizainas, pvzample testbench imituoja nuoseklųjį grįžtamąjį ryšį iš TX egzemplioriaus į RX egzempliorių. Vidinis vaizdo šablonų generatoriaus modulis valdo DisplayPort TX egzempliorių, o RX egzemplioriaus vaizdo išvestis jungiasi prie CRC tikrintuvų bandymo stende.
4 pav. Dizaino modeliavimo srautas

1. Eikite į Synopsys simuliatoriaus aplanką ir pasirinkite VCS.
2. Paleiskite modeliavimo scenarijų.
   Šaltinis vcs_sim.sh
3. Scenarijus atlieka Quartus TLG, sukompiliuoja ir paleidžia bandomąjį stendą simuliatoriuje.
4. Išanalizuokite rezultatą.
   Sėkmingas modeliavimas baigiasi šaltinio ir kriauklės SRC palyginimu.

1.5. Dizaino sudarymas ir testavimas
5 pav. Dizaino sudarymas ir modeliavimasNorėdami sudaryti ir paleisti demonstracinį testą aparatinėje įrangoje, pvzampdizainas, atlikite šiuos veiksmus:

1. Įsitikinkite, kad aparatinė įranga, pvzampdizaino generavimas baigtas.
2. Paleiskite „Intel Quartus Prime Pro Edition“ programinę įrangą ir atidarykite / quartus/agi_dp_demo.qpf.
3. Spustelėkite Apdorojimas ➤ Pradėti kompiliavimą.
4. Po sėkmingo kompiliavimo „Intel Quartus Prime Pro Edition“ programinė įranga sukuria .sof file nurodytame kataloge.
5. Prijunkite „Bitec“ antrinės kortelės „DisplayPort RX“ jungtį prie išorinio „DisplayPort“ šaltinio, pvz., kompiuterio vaizdo plokštės.
6. Prijunkite „Bitec“ antrinės kortelės „DisplayPort TX“ jungtį prie „DisplayPort“ kriauklės įrenginio, pvz., vaizdo analizatoriaus arba kompiuterio monitoriaus.
7.  Įsitikinkite, kad visi kūrimo plokštės jungikliai yra numatytoje padėtyje.
8. Kūrimo plokštėje sukonfigūruokite pasirinktą Intel Agilex F-Tile įrenginį naudodami sugeneruotą .sof file (Įrankiai ➤ Programuotojas ).
9. „DisplayPort“ kriauklės įrenginys rodo vaizdo įrašą, sugeneruotą iš vaizdo šaltinio.

Susijusi informacija
„Intel Agilex I-Series FPGA Development Kit“ vartotojo vadovas/
1.5.1. Regeneruojantis ELF File
Pagal numatytuosius nustatymus ELF file sugeneruojamas, kai sukuriate dinaminį dizainą, pvzample.
Tačiau kai kuriais atvejais ELF reikia atkurti file jei pakeisite programinę įrangą file arba atkurti dp_core.qsys file. Atkuriamas dp_core.qsys file atnaujina .sopcinfo file, todėl reikia atkurti ELF file.

1. Eiti į /software ir, jei reikia, redaguokite kodą.
2. Eiti į /script ir paleiskite šį kūrimo scenarijų: source build_sw.sh
   • Sistemoje Windows ieškokite ir atidarykite Nios II Command Shell. Nios II komandų apvalkale eikite į /script ir paleiskite šaltinį build_sw.sh.
   Pastaba: Norint vykdyti kūrimo scenarijų sistemoje „Windows 10“, jūsų sistemai reikia „Windows“ posistemių, skirtų Linux (WSL). Daugiau informacijos apie WSL diegimo veiksmus rasite Nios II programinės įrangos kūrėjo vadove.
   • Linux sistemoje paleiskite platformos kūrimo priemonę ir atidarykite Tools ➤ Nios II Command Shell. Nios II komandų apvalkale eikite į /script ir paleiskite šaltinį build_sw.sh.
3. Įsitikinkite, kad .elfas file yra generuojamas /software/ dp_demo.
4. Atsisiųskite sugeneruotą .elfą file į FPGA neperkompiliuojant .sof file paleisdami šį scenarijų: nios2-download /software/dp_demo/*.elf
5. Paspauskite atstatymo mygtuką FPGA plokštėje, kad nauja programinė įranga įsigaliotų.

1.6. „DisplayPort Intel FPGA IP Design Example Parameters
2 lentelė. „DisplayPort Intel FPGA IP Design Example QSF apribojimas Intel Agilex Ftile įrenginiui

QSF apribojimas	Aprašymas
set_global_assignment -name VERILOG_MACRO „__DISPLAYPORT_support__=1“	Nuo 22.2 versijos Quartus šis QSF apribojimas reikalingas norint įgalinti „DisplayPort“ tinkintą SRC (Soft Reset Controller) srautą

3 lentelė. „DisplayPort Intel FPGA IP Design Example Parametrai Intel Agilex F-tile Device

Parametras	Vertė	Aprašymas
Galimas dizainas Example
Pasirinkite Dizainas	•Nė vienas •DisplayPort SST Parallel Loopback be PGR •DisplayPort SST Parallel Loopback su AXIS vaizdo sąsaja	Pasirinkite dizainą, pvzample turi būti sukurtas. • Nėra: nėra dizaino, pvzample galima pasirinkti dabartinį parametrą. • „DisplayPort SST Parallel Loopback“ be PGR: šis dizainas, pvzample demonstruoja lygiagretų grįžimą iš DisplayPort kriauklės į DisplayPort šaltinį be pikselių laikrodžio atkūrimo (PCR) modulio, kai įjungiate parametrą Enable Video Input Image Port. • „DisplayPort SST Parallel Loopback“ su AXIS vaizdo sąsaja: šis dizainas, pvzample demonstruoja lygiagretų grįžtamąjį ryšį iš DisplayPort kriauklės į DisplayPort šaltinį su AXIS Video sąsaja, kai Enable Active Video Data Protocols nustatyta kaip AXIS-VVP Full.
Dizainas Pvzample Files
Modeliavimas	Įjungti išjungti	Įjunkite šią parinktį, kad sugeneruotumėte būtiną files modeliavimo bandymo stendui.
Sintezė	Įjungti išjungti	Įjunkite šią parinktį, kad sugeneruotumėte būtiną files Intel Quartus Prime kompiliavimui ir aparatūros projektavimui.
Sukurtas HDL formatas
Generuoti File Formatas	Verilog, VHDL	Sukurtam dizainui pasirinkite pageidaujamą HDL formatą, pvzample filerinkinys. Pastaba: Ši parinktis nustato tik sugeneruoto aukščiausio lygio IP formatą files. Visi kiti files (pvz., pvzample testbenches ir aukščiausio lygio files aparatūros demonstravimui) yra Verilog HDL formatu.
Tikslinės plėtros rinkinys
Pasirinkite lentą	• Nėra plėtros rinkinio • „Intel Agilex I-Series“. Vystymo rinkinys	Pasirinkite tikslinio dizaino plokštę, pvzample.

Parametras	Vertė	Aprašymas
		• Nėra kūrimo rinkinio: ši parinktis neįtraukia visų dizaino techninės įrangos aspektų, pvzample. P branduolys nustato visus kaiščių priskyrimus virtualiems kaiščiams. • „Intel Agilex I-Series FPGA Development Kit“: ši parinktis automatiškai parenka tikslinį projekto įrenginį, kad jis atitiktų įrenginį šiame kūrimo rinkinyje. Galite pakeisti tikslinį įrenginį naudodami parametrą Keisti tikslinį įrenginį, jei plokštės versija turi kitą įrenginio variantą. IP branduolys nustato visus kaiščių priskyrimus pagal kūrimo rinkinį. Pastaba: preliminarus projektas, pvzample nėra funkcionaliai patikrinta aparatinėje įrangoje šiame Quartus leidime. •Custom Development Kit: ši parinktis leidžia kurti pvzampbus išbandytas trečiosios šalies kūrimo rinkinyje su Intel FPGA. Gali tekti patiems nustatyti smeigtukų priskyrimus.
Tikslinis įrenginys
Pakeiskite tikslinį įrenginį	Įjungti išjungti	Įjunkite šią parinktį ir pasirinkite pageidaujamą kūrimo rinkinio įrenginio variantą.

Parallel Loopback dizainas Examples

„DisplayPort Intel FPGA“ IP dizainas, pvzampdemonstruoja lygiagretų grįžimą iš DisplayPort RX egzemplioriaus į DisplayPort TX egzempliorių be pikselių laikrodžio atkūrimo (PCR) modulio.
4 lentelė. „DisplayPort Intel FPGA IP Design Example „Intel Agilex F-tile Device“.

Dizainas Pvzample	Paskyrimas	Duomenų perdavimo sparta	Kanalo režimas	Loopback tipas
„DisplayPort SST“ lygiagretus grįžtamasis ryšys be PGR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Paprastas	Lygiagretus be PGR
„DisplayPort SST“ lygiagretus grįžtamasis ryšys su AXIS vaizdo sąsaja	DisplayPort SST	RBR, HRB, HRB2, HBR3	Paprastas	Lygiagrečiai su AXIS vaizdo sąsaja

2.1. „Intel Agilex F-tile DisplayPort SST Parallel Loopback“ dizainas Savybės
SST lygiagrečios kilpos dizainas, pvzamples demonstruoja vieno vaizdo srauto perdavimą iš DisplayPort kriauklės į DisplayPort šaltinį.
Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
Užregistruotas ISO 9001: 2015
6 pav. Intel Agilex F-tile DisplayPort SST Parallel Loopback be PGR

• Šiame variante įjungtas DisplayPort šaltinio parametras TX_SUPPORT_IM_ENABLE ir naudojama vaizdo vaizdo sąsaja.
• „DisplayPort“ kriauklė gauna vaizdo ir (arba) garso srautą iš išorinio vaizdo šaltinio, pvz., GPU, ir iškoduoja jį į lygiagrečią vaizdo sąsają.
• „DisplayPort“ kriauklės vaizdo išvestis tiesiogiai valdo „DisplayPort“ šaltinio vaizdo sąsają ir užkoduoja pagrindinę „DisplayPort“ nuorodą, prieš perduodama į monitorių.
• IOPLL fiksuotu dažniu valdo ir DisplayPort kriauklę, ir šaltinio vaizdo laikrodžius.
• Jei „DisplayPort“ kriaukle ir šaltinio parametras MAX_LINK_RATE sukonfigūruotas kaip HBR3, o PIXELS_PER_CLOCK – į Quad, vaizdo laikrodis veikia 300 MHz dažniu, kad palaikytų 8Kp30 pikselių dažnį (1188/4 = 297 MHz).

7 pav. „Intel Agilex F-tile DisplayPort SST Parallel Loopback su AXIS Video“ Sąsaja

• Šiame variante „DisplayPort“ šaltinio ir kriauklės parametre pasirinkite AXIS-VVP FULL skiltyje ĮJUNGTI AKTYVIUS VAIZDO DUOMENŲ PROTOKOLIUS, kad įgalintumėte „Axis Video Data Interface“.
• „DisplayPort“ kriauklė gauna vaizdo ir (arba) garso srautą iš išorinio vaizdo šaltinio, pvz., GPU, ir iškoduoja jį į lygiagrečią vaizdo sąsają.
• „DisplayPort Sink“ konvertuoja vaizdo duomenų srautą į ašies vaizdo duomenis ir valdo „DisplayPort“ šaltinio ašies vaizdo duomenų sąsają per VVP vaizdo kadrų buferį. „DisplayPort Source“ konvertuoja ašies vaizdo duomenis į pagrindinį „DisplayPort“ ryšį prieš perduodant juos į monitorių.
• Šiame dizaino variante yra trys pagrindiniai vaizdo laikrodžiai, būtent rx/tx_axi4s_clk, rx_vid_clk ir tx_vid_clk. axi4s_clk veikia 300 MHz dažniu abiem AXIS moduliams šaltinyje ir kriaukle. rx_vid_clk naudoja DP Sink Video dujotiekį 300 MHz dažniu (kad būtų palaikoma bet kokia skiriamoji geba iki 8Kp30 4PIP), o tx_vid_clk vykdo DP šaltinio vaizdo vamzdyną tikruoju pikselių laikrodžio dažniu (padalijus iš PIP).
• Šis dizaino variantas automatiškai sukonfigūruoja tx_vid_clk dažnį per I2C programavimą į integruotą SI5391B OSC, kai dizainas aptinka skiriamosios gebos jungiklį.
• Šis dizaino variantas demonstruoja tik fiksuotą raiškų skaičių, kaip iš anksto nustatyta „DisplayPort“ programinėje įrangoje, būtent:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Laikrodžio schema
Laikrodžio schema iliustruoja laikrodžio domenus DisplayPort Intel FPGA IP dizaine, pvzample.
8 pav. Intel Agilex F-tile DisplayPort siųstuvo-imtuvo laikrodžio schema5 lentelė. Laikrodžio schemos signalai

Laikrodis diagramoje	Aprašymas
SysPLL refclk	F-tile sistemos PLL atskaitos laikrodis, kuris gali būti bet koks laikrodžio dažnis, dalinamas iš sistemos PLL tam išvesties dažniui. Šiame dizaine, pvzample, system_pll_clk_link ir rx/tx refclk_link dalijasi tuo pačiu 150 MHz SysPLL refclk.

Laikrodis diagramoje	Aprašymas
	Tai turi būti laisvai veikiantis laikrodis, kuris nuo tam skirto siųstuvo-imtuvo atskaitos laikrodžio kaiščio yra prijungtas prie Reference and System PLL Clocks IP įvesties laikrodžio prievado, prieš jungiant atitinkamą išvesties prievadą prie DisplayPort Phy Top. Pastaba: šiam dizainui pvzample, sukonfigūruokite laikrodžio valdiklio GUI Si5391A OUT6 iki 150 MHz.
sistema pll clk nuoroda	Minimalus sistemos PLL išvesties dažnis, palaikantis visą DisplayPort spartą, yra 320 MHz. Šis dizainas, pvzample naudoja 900 MHz (aukščiausią) išvesties dažnį, kad SysPLL refclk būtų galima bendrinti su rx/tx refclk_link, kuris yra 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR ir Tx PLL Link refclk, kuris fiksuotas iki 150 MHz, kad palaikytų visą DisplayPort duomenų spartą.
rx_ls_clkout / tx_ls_clkout	„DisplayPort Link“ greitis Laikrodis ir laikrodis „DisplayPort“ IP branduolys. Dažnis, atitinkantis duomenų perdavimo spartą, padalytas iš lygiagretaus duomenų pločio. ExampLe: Dažnis = duomenų perdavimo sparta / duomenų plotis = 8.1 G (HBR3) / 40 bitų = 202.5 ​​MHz

2.3. Modeliavimo bandymo stendas
Modeliavimo bandymo stendas imituoja „DisplayPort TX“ nuoseklųjį grįžtamąjį ryšį į RX.
9 pav. „DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagram“.6 lentelė. Bandymo stendo komponentai

Komponentas	Aprašymas
Vaizdo įrašų šablonų generatorius	Šis generatorius sukuria spalvų juostų modelius, kuriuos galite konfigūruoti. Galite parametruoti vaizdo formato laiką.
Bandymo stendo valdymas	Šis blokas kontroliuoja modeliavimo bandymo seką ir generuoja reikiamus stimuliuojančius signalus į TX šerdį. Bandymo stendo valdymo blokas taip pat nuskaito CRC reikšmę tiek iš šaltinio, tiek iš kriauklės, kad būtų galima palyginti.
RX Link greičio laikrodžio dažnio tikrintuvas	Šis tikrintuvas patikrina, ar RX siųstuvo-imtuvo atkurtas laikrodžio dažnis atitinka norimą duomenų perdavimo spartą.
TX Link greičio laikrodžio dažnio tikrintuvas	Šis tikrintuvas patikrina, ar TX siųstuvo-imtuvo atkurtas laikrodžio dažnis atitinka norimą duomenų perdavimo spartą.

Modeliavimo bandymo stendas atlieka šiuos patikrinimus:
7 lentelė. Bandymo stendo patikrinimai

Bandymo kriterijai	Patikrinimas
• Susieti mokymą duomenų perdavimo sparta HBR3 • Perskaitykite DPCD registrus, kad patikrintumėte, ar DP būsena nustato ir matuoja TX ir RX ryšio greičio dažnį.	Integruotas dažnio tikrintuvas, kad būtų galima išmatuoti ryšio greitį laikrodžio dažnio išvestis iš TX ir RX siųstuvo-imtuvo.
• Paleiskite vaizdo įrašo šabloną nuo TX iki RX. • Patikrinkite šaltinio ir kriauklės CRC, kad patikrintumėte, ar jie sutampa	• Sujungia vaizdo šablono generatorių prie DisplayPort šaltinio, kad generuotų vaizdo šabloną. • Bandymo stendo valdiklis toliau nuskaito šaltinio ir kriauklės CRC iš DPTX ir DPRX registrų ir palygina, kad įsitikintų, jog abi CRC reikšmės yra identiškos. Pastaba: norėdami užtikrinti, kad CRC apskaičiuojamas, turite įgalinti Paramos CTS testavimo automatizavimo parametrą.

„F-Tile DisplayPort Intel FPGA IP Design Ex.“ dokumento peržiūros istorijaample Vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	IP versija	Pakeitimai
2022.09.02	22.	20.0.1	• Pakeistas dokumento pavadinimas iš DisplayPort Intel Agilex F-Tile FPGA IP Design Example Vartotojo vadovas F-Tile DisplayPort Intel FPGA IP Design Example Vartotojo vadovas. • Įjungta AXIS vaizdo dizaino eksample variantas. • Pašalintas Static Rate dizainas ir pakeistas į Multi Rate Design Example. • Pašalintas užrašas iš DisplayPort Intel FPGA IP Design ExampGreitos pradžios vadovas, kuriame sakoma, kad „Intel Quartus Prime 21.4“ programinės įrangos versija palaiko tik Preliminary Design Examples. • Rodyklės struktūros paveikslas pakeistas teisinga figūra. •Pridėta skiltis Atkuriamas ELF File dalyje „Dizaino sudarymas ir testavimas“. • Atnaujintas skyrius „Reikalavimai aparatūrai ir programinei įrangai“, kad būtų įtraukta papildoma aparatinė įranga reikalavimus.
2021.12.13	21.	20.0.0	Pradinis išleidimas.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas.
*Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.
Užregistruotas ISO 9001: 2015

Internetinė versija
Siųsti Atsiliepimus
UG-20347
ID: 709308
Versija: 2022.09.02

Dokumentai / Ištekliai

Intel F-Tile DisplayPort FPGA IP dizainas Example [pdfVartotojo vadovas „F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP dizainas Example, UG-20347, 709308

Nuorodos

• Vartotojo vadovas