โลโก้อินเทลIntel® FPGA P-ไทล์ อวาลอน ®
สตรีมมิ่ง IP สำหรับ PCI Express*
การออกแบบอดีตample คู่มือผู้ใช้
อัปเดตสำหรับ Intel®
ชุดการออกแบบ Quartus® Prime: 21.3
เวอร์ชันไอพี: 6.0.0
คู่มือการใช้งาน

เนื้อหา ซ่อน
1 การออกแบบอดีตampคำอธิบาย
2 คู่มือเริ่มต้นอย่างรวดเร็ว
3 P-tile Avalon Streaming IP สำหรับการออกแบบ PCI Express
4 ประวัติการแก้ไขเอกสารสำหรับ Intel P-Tile Avalon
5 เอกสาร / แหล่งข้อมูล
5.1 อ้างอิง
6 กระทู้ที่เกี่ยวข้อง

การออกแบบอดีตampคำอธิบาย

1.1. คำอธิบายการทำงานสำหรับการออกแบบโปรแกรมอินพุต/เอาต์พุต (PIO) เช่นample

การออกแบบ PIO เช่นample ทำการถ่ายโอนหน่วยความจำจากโปรเซสเซอร์โฮสต์ไปยังอุปกรณ์เป้าหมาย ในอดีตนี้ampดังนั้นตัวประมวลผลโฮสต์ขอ MemRd และ emWr แบบ dword คำเดียว
TLP
การออกแบบ PIO เช่นample จะสร้าง .โดยอัตโนมัติ fileที่จำเป็นในการจำลองและคอมไพล์ในซอฟต์แวร์ Intel Prime การออกแบบเช่นample ครอบคลุมพารามิเตอร์ที่หลากหลาย อย่างไรก็ตาม ไม่ครอบคลุมการกำหนดพารามิเตอร์ที่เป็นไปได้ทั้งหมดของ P-Tile Hard IP สำหรับ PCIe
การออกแบบนี้เช่นample มีส่วนประกอบดังต่อไปนี้:

  • P-Tile Avalon Streaming Hard IP Endpoint ตัวแปร (DUT) ที่สร้างขึ้นด้วยพารามิเตอร์ที่คุณระบุ ส่วนประกอบนี้ขับเคลื่อนข้อมูล TLP ที่ได้รับไปยังแอปพลิเคชัน PIO
  • คอมโพเนนต์ PIO Application (APPS) ซึ่งดำเนินการแปลที่จำเป็นระหว่าง PCI Express TLPs และเขียนและอ่าน Avalon-MM อย่างง่ายไปยังหน่วยความจำบนชิป
  • ส่วนประกอบหน่วยความจำบนชิป (MEM) สำหรับการออกแบบ 1×16 เช่นample, หน่วยความจำบนชิปประกอบด้วยบล็อกหน่วยความจำ 16 KB หนึ่งบล็อก สำหรับการออกแบบ 2×8 เช่นample, หน่วยความจำบนชิปประกอบด้วยบล็อกหน่วยความจำ 16 KB สองบล็อก
  • รีเซ็ต IP ที่วางจำหน่าย: IP นี้เก็บวงจรควบคุมไว้ในการตั้งค่าใหม่จนกว่าอุปกรณ์จะเข้าสู่โหมดผู้ใช้โดยสมบูรณ์ FPGA ยืนยันเอาต์พุต INIT_DONE เพื่อส่งสัญญาณว่าอุปกรณ์อยู่ในโหมดผู้ใช้ Reset Release IP สร้างสัญญาณ INIT_DONE ภายในแบบกลับด้านเพื่อสร้างเอาต์พุต nINIT_DONE ที่คุณสามารถใช้สำหรับการออกแบบของคุณ สัญญาณ nINIT_DONE จะสูงจนกว่าอุปกรณ์ทั้งหมดจะเข้าสู่โหมดผู้ใช้ หลังจาก nINIT_DONE ยืนยัน (ต่ำ) ตรรกะทั้งหมดจะอยู่ในโหมดผู้ใช้และทำงานตามปกติ คุณสามารถใช้สัญญาณ nINIT_DONE ด้วยวิธีใดวิธีหนึ่งต่อไปนี้:
    • เพื่อเกตการรีเซ็ตภายนอกหรือภายใน
    • เพื่อเกตอินพุตรีเซ็ตไปยังตัวรับส่งสัญญาณและ I/O PLL
    • เพื่อเกตการเปิดใช้งานการเขียนของบล็อกการออกแบบ เช่น บล็อกหน่วยความจำแบบฝัง เครื่องสถานะ และการลงทะเบียนกะ
    • ในการซิงโครนัสไดร์ฟรีจิสเตอร์รีเซ็ตพอร์ตอินพุตในการออกแบบของคุณ

ม้านั่งจำลองจำลองการออกแบบ PIO เช่นample และรูตพอร์ต BFM เพื่อเชื่อมต่อกับปลายทางเป้าหมาย
อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
ลงทะเบียน ISO 9001: 2015
รูปที่ 1. บล็อกไดอะแกรมสำหรับ Platform Designer PIO 1×16 Design Example ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 5

รูปที่ 2. บล็อกไดอะแกรมสำหรับ Platform Designer PIO 2×8 Design Example ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 6

โปรแกรมทดสอบเขียนและอ่านข้อมูลจากตำแหน่งเดียวกันในหน่วยความจำบนชิป จะเปรียบเทียบข้อมูลที่อ่านกับผลลัพธ์ที่คาดหวัง การทดสอบรายงานว่า “การจำลองหยุดลงเนื่องจากการเสร็จสิ้นสำเร็จ” หากไม่มีข้อผิดพลาดเกิดขึ้น พี-ไทล์ อวาลอน
การออกแบบสตรีมมิ่งเช่นample รองรับการกำหนดค่าต่อไปนี้:

  • จุดสิ้นสุด Gen4 x16
  • จุดสิ้นสุด Gen3 x16
  • จุดสิ้นสุด Gen4 x8x8
  • จุดสิ้นสุด Gen3 x8x8

บันทึก: ม้านั่งจำลองสำหรับการออกแบบ PCIe x8x8 PIO เช่นample ได้รับการกำหนดค่าสำหรับลิงค์ PCIe x8 เดียว แม้ว่าการออกแบบจริงจะใช้สองลิงค์ PCIe x8
บันทึก: การออกแบบนี้เช่นample รองรับการตั้งค่าเริ่มต้นในตัวแก้ไขพารามิเตอร์ของ P-tile Avalon Streaming IP สำหรับ PCI Express เท่านั้น
รูปที่ 3. เนื้อหาระบบตัวออกแบบแพลตฟอร์มสำหรับ P-Tile Avalon สตรีมมิ่ง PCI Express 1×16 PIO Design Example
Platform Designer สร้างการออกแบบนี้สำหรับตัวแปร Gen4 x16 สูงสุด

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 7

รูปที่ 4. เนื้อหาระบบตัวออกแบบแพลตฟอร์มสำหรับ P-Tile Avalon สตรีมมิ่ง PCI Express 2×8 PIO Design Example
Platform Designer สร้างการออกแบบนี้สำหรับตัวแปร Gen4 x8x8 สูงสุด

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 8

1.2. คำอธิบายการทำงานสำหรับการออกแบบ Single Root I/O Virtualization (SR-IOV)ample
การออกแบบ SR-IOV เช่นample ทำการถ่ายโอนหน่วยความจำจากโปรเซสเซอร์โฮสต์ไปยังอุปกรณ์เป้าหมาย รองรับ PF สูงสุดสองตัวและ 32 VF ต่อ PF
การออกแบบ SR-IOV เช่นample จะสร้าง .โดยอัตโนมัติ fileจำเป็นต่อการจำลองและคอมไพล์ในซอฟต์แวร์ Intel Quartus Prime คุณสามารถดาวน์โหลดการออกแบบที่รวบรวมได้ที่
Intel Stratix® 10 DX Development Kit หรือ Intel Agilex™ Development Kit
การออกแบบนี้เช่นample มีส่วนประกอบดังต่อไปนี้:

  • P-Tile Avalon Streaming (Avalon-ST) IP Endpoint Variant (DUT) ที่สร้างขึ้นด้วยพารามิเตอร์ที่คุณระบุ ส่วนประกอบนี้ขับเคลื่อนข้อมูล TLP ที่ได้รับไปยังแอปพลิเคชัน SR-IOV
  • ส่วนประกอบ SR-IOV Application (APPS) ซึ่งดำเนินการแปลที่จำเป็นระหว่าง PCI Express TLPs และเขียนและอ่าน Avalon-ST อย่างง่ายไปยังหน่วยความจำบนชิป สำหรับคอมโพเนนต์ SR-IOV APPS หน่วยความจำที่อ่าน TLP จะสร้างความสมบูรณ์ด้วยข้อมูล
    • สำหรับการออกแบบ SR-IOV เช่นampด้วย PF สองตัวและ 32 VF ต่อ PF มีตำแหน่งหน่วยความจำ 66 ตำแหน่งที่ออกแบบไว้ampเข้าไปได้เลย PF สองตัวสามารถเข้าถึงตำแหน่งหน่วยความจำได้สองตำแหน่ง ในขณะที่ 64 VFs (2 x 32) สามารถเข้าถึงตำแหน่งหน่วยความจำได้ 64 ตำแหน่ง
  • รีเซ็ต IP รีลีส
    ม้านั่งทดสอบจำลองจำลองการออกแบบ SR-IOV เช่นample และรูตพอร์ต BFM เพื่อเชื่อมต่อกับปลายทางเป้าหมาย

รูปที่ 5. บล็อกไดอะแกรมสำหรับ Platform Designer SR-IOV 1×16 Design Example ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 1

รูปที่ 6. บล็อกไดอะแกรมสำหรับ Platform Designer SR-IOV 2×8 Design Example ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 2

โปรแกรมทดสอบเขียนและอ่านข้อมูลจากตำแหน่งเดียวกันในหน่วยความจำบนชิปผ่าน 2 PF และ 32 VF ต่อ PF จะเปรียบเทียบข้อมูลที่อ่านกับข้อมูลที่คาดไว้
ผลลัพธ์. การทดสอบรายงานว่า “การจำลองหยุดลงเนื่องจากการเสร็จสิ้นสำเร็จ” หากไม่มีข้อผิดพลาดเกิดขึ้น
การออกแบบ SR-IOV เช่นample รองรับการกำหนดค่าต่อไปนี้:

  • จุดสิ้นสุด Gen4 x16
  • จุดสิ้นสุด Gen3 x16
  • จุดสิ้นสุด Gen4 x8x8
  • จุดสิ้นสุด Gen3 x8x8

รูปที่ 7. เนื้อหาระบบตัวออกแบบแพลตฟอร์มสำหรับ P-Tile Avalon-ST พร้อม SR-IOV สำหรับ PCI Express 1×16 Design Example

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 3

รูปที่ 8. เนื้อหาระบบตัวออกแบบแพลตฟอร์มสำหรับ P-Tile Avalon-ST พร้อม SR-IOV สำหรับ PCI Express 2×8 Design Example

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 4

คู่มือเริ่มต้นอย่างรวดเร็ว

เมื่อใช้ซอฟต์แวร์ Intel Quartus Prime คุณสามารถสร้างการออกแบบ I/O (PIO) ที่ตั้งโปรแกรมไว้ได้ เช่นampไฟล์สำหรับ Intel FPGA P-Tile Avalon-ST Hard IP สำหรับ PCI Express* IP core การออกแบบที่สร้างขึ้นเช่นample แสดงถึงพารามิเตอร์ที่คุณระบุ PIO อดีตample ถ่ายโอนข้อมูลจากโฮสต์โปรเซสเซอร์ไปยังอุปกรณ์เป้าหมาย เหมาะสำหรับการใช้งานแบนด์วิธต่ำ การออกแบบนี้เช่นample จะสร้าง .โดยอัตโนมัติ fileจำเป็นต่อการจำลองและคอมไพล์ในซอฟต์แวร์ Intel Quartus Prime คุณสามารถดาวน์โหลดการออกแบบที่คอมไพล์แล้วไปที่ FPGA Development Board ของคุณ หากต้องการดาวน์โหลดไปยังฮาร์ดแวร์แบบกำหนดเอง ให้อัพเดต Intel Quartus Prime Settings File (.qsf) ด้วยการกำหนดพินที่ถูกต้อง รูปที่ 9. ขั้นตอนการพัฒนาสำหรับการออกแบบ เช่นample

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 9

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
ลงทะเบียน ISO 9001: 2015
2.1. โครงสร้างไดเร็กทอรี
รูปที่ 10 โครงสร้างไดเร็กทอรีสำหรับการออกแบบที่สร้างขึ้น เช่นample

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 10

2.2. สร้างการออกแบบเช่นample
รูปที่ 11 ขั้นตอน

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 11

  1. ในซอฟต์แวร์ Intel Quartus Prime Pro Edition ให้สร้างโครงการใหม่ (File ➤ ตัวช่วยสร้างโครงการใหม่)
  2. ระบุไดเร็กทอรี ชื่อ และเอนทิตีระดับบนสุด
  3. สำหรับประเภทโครงการ ให้ยอมรับค่าเริ่มต้น โครงการว่าง คลิกถัดไป
  4. สำหรับแอด Files คลิกถัดไป
  5. สำหรับ Family, Device & Board Settings ภายใต้ Family ให้เลือก Intel Agilex หรือ Intel Stratix 10
  6. หากคุณเลือก Intel Stratix 10 ในขั้นตอนสุดท้าย ให้เลือก Stratix 10 DX ในเมนูแบบดึงลงของอุปกรณ์
  7. เลือกอุปกรณ์เป้าหมายสำหรับการออกแบบของคุณ
  8. คลิกเสร็จสิ้น
  9. ในแค็ตตาล็อก IP ค้นหาและเพิ่ม Intel P-Tile Avalon-ST Hard IP สำหรับ PCI Express
  10. ในกล่องโต้ตอบ ตัวแปร IP ใหม่ ให้ระบุชื่อสำหรับ IP ของคุณ คลิกสร้าง
  11. ในแท็บการตั้งค่าระดับบนสุดและการตั้งค่า PCIe* ให้ระบุพารามิเตอร์สำหรับรูปแบบ IP ของคุณ หากคุณกำลังใช้การออกแบบ SR-IOV เช่นample ทำตามขั้นตอนต่อไปนี้เพื่อเปิดใช้งาน SR-IOV:
    ก. บนแท็บ PCIe* Device ใต้แท็บ PCIe* PCI Express / PCI Capabilities ให้ทำเครื่องหมายในช่องเปิดใช้งานฟังก์ชันทางกายภาพหลายอย่าง
    ข. บนแท็บ PCIe* Multifunction และ SR-IOV System Settings ให้ทำเครื่องหมายที่ช่อง Enable SR-IOV support และระบุจำนวนของ PF และ VF สำหรับการกำหนดค่า x8 ให้ทำเครื่องหมายในช่องเปิดใช้งานฟังก์ชันทางกายภาพหลายรายการ และเปิดใช้งานการสนับสนุน SR-IOV สำหรับทั้งแท็บ PCIe0 และ PCIe1
    ค. บนแท็บ PCIe* MSI-X ใต้แท็บ PCIe* PCI Express / PCI Capabilities ให้เปิดใช้งานคุณลักษณะ MSI-X ตามที่จำเป็น
    ง. บนแท็บ PCIe* Base Address Registers ให้เปิดใช้งาน BAR0 สำหรับทั้ง PF และ VF
    อี ไม่รองรับการตั้งค่าพารามิเตอร์อื่นๆ สำหรับการออกแบบนี้ เช่นampเล.
  12. ออน เดอะ เอ็กซ์ampแท็บ Designs ให้เลือกดังต่อไปนี้:
    ก. สำหรับอดีตampเลอ ดีไซน์ Files เปิดใช้ตัวเลือกการจำลองและการสังเคราะห์
    หากคุณไม่ต้องการการจำลองหรือการสังเคราะห์เหล่านี้ files การปล่อยให้ตัวเลือกที่เกี่ยวข้องปิดอยู่จะช่วยลดอดีตได้อย่างมากampเวลาในการสร้างการออกแบบ
    ข. สำหรับรูปแบบ HDL ที่สร้างขึ้น เฉพาะ Verilog เท่านั้นที่มีให้ใช้งานในรุ่นปัจจุบัน
    ค. สำหรับ Target Development Kit ให้เลือก Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit หรือ Intel Agilex F-Series P-Tile ES0 FPGA Development Kit
    13. เลือกสร้างเช่นample Design เพื่อสร้างการออกแบบเช่นampที่คุณสามารถจำลองและดาวน์โหลดไปยังฮาร์ดแวร์ได้ หากคุณเลือกหนึ่งในบอร์ดพัฒนา P-Tile อุปกรณ์บนบอร์ดนั้นจะเขียนทับอุปกรณ์ที่เลือกไว้ก่อนหน้านี้ในโครงการ Intel Quartus Prime หากอุปกรณ์ต่างกัน เมื่อพรอมต์ขอให้คุณระบุไดเร็กทอรีสำหรับอดีตของคุณampในการออกแบบ คุณสามารถยอมรับไดเรกทอรีเริ่มต้น ./intel_pcie_ptile_ast_0_example_design หรือเลือกไดเรกทอรีอื่น
    รูปที่ 12. Exampแท็บการออกแบบ le
    Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 12
  13. คลิกเสร็จสิ้น คุณสามารถบันทึก .ip ของคุณ file เมื่อได้รับแจ้ง แต่ไม่จำเป็นต้องใช้ exampเลอดีไซน์
  14. เปิดอดีตampโครงการออกแบบเลอ
  15. รวบรวมอดีตampโครงการออกแบบ le เพื่อสร้าง .sof file สำหรับอดีตที่สมบูรณ์ampเลอ ดีไซน์. นี้ file คือสิ่งที่คุณดาวน์โหลดไปยังบอร์ดเพื่อทำการตรวจสอบฮาร์ดแวร์
  16. ปิดแฟนเก่าของคุณampโครงการออกแบบเลอ
    โปรดทราบว่าคุณไม่สามารถเปลี่ยนการจัดสรรพิน PCIe ในโครงการ Intel Quartus Prime อย่างไรก็ตาม เพื่อความสะดวกในการกำหนดเส้นทาง PCB คุณสามารถใช้ advantage ของคุณสมบัติการกลับเลนและการกลับขั้วที่รองรับโดย IP นี้

2.3. จำลองการออกแบบ เช่นample
การตั้งค่าการจำลองเกี่ยวข้องกับการใช้ Root Port Bus Functional Model (BFM) เพื่อใช้ P-tile Avalon Streaming IP สำหรับ PCIe (DUT) ดังที่แสดงต่อไปนี้
รูป.
รูปที่ 13. การออกแบบ PIO เช่นample ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 13

สำหรับรายละเอียดเพิ่มเติมเกี่ยวกับ Testbench และโมดูลในนั้น โปรดดูที่ Testbench ในหน้า 15
โฟลว์ไดอะแกรมต่อไปนี้แสดงขั้นตอนในการจำลองการออกแบบ เช่นampเลอ:
รูปที่ 14. ขั้นตอน

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 14

  1.  เปลี่ยนเป็นไดเร็กทอรีการจำลอง testbench /pcie_ed_tb/pcie_ed_tb/sim/ /ซิมูเลเตอร์.
  2. เรียกใช้สคริปต์การจำลองสำหรับโปรแกรมจำลองที่คุณเลือก อ้างถึงตารางด้านล่าง
  3. วิเคราะห์ผลลัพธ์

บันทึก: P-Tile ไม่รองรับการจำลอง PIPE แบบขนาน
ตารางที่ 1. ขั้นตอนในการเรียกใช้การจำลอง

โปรแกรมจำลอง ไดเรกทอรีการทำงาน คำแนะนำ
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition <เช่นample_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. เรียกใช้ vsim (โดยพิมพ์ vsim ซึ่งจะเปิดหน้าต่างคอนโซลขึ้นมาซึ่งคุณสามารถเรียกใช้คำสั่งต่อไปนี้)
2. ทำ msim_setup.tcl
หมายเหตุ: อีกทางเลือกหนึ่ง แทนที่จะทำตามขั้นตอนที่ 1 และ 2 คุณสามารถพิมพ์: vsim -c -do msim_setup.tcl
3. ld_debug
4. เรียกใช้ - ทั้งหมด
5. การจำลองที่สำเร็จลงท้ายด้วยข้อความต่อไปนี้ “การจำลองหยุดลงเนื่องจากการเสร็จสิ้นสำเร็จ!”
วีซีเอส* <เช่นample_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. พิมพ์ sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
ต่อเนื่อง…
โปรแกรมจำลอง ไดเรกทอรีการทำงาน คำแนะนำ
    หมายเหตุ: คำสั่งด้านบนเป็นคำสั่งบรรทัดเดียว
2. การจำลองที่สำเร็จลงท้ายด้วยข้อความต่อไปนี้ “การจำลองหยุดลงเนื่องจากการเสร็จสิ้นสำเร็จ!”
หมายเหตุ: ในการรันการจำลองในโหมดโต้ตอบ ให้ใช้ขั้นตอนต่อไปนี้: (หากคุณสร้าง simv executable ในโหมดไม่โต้ตอบแล้ว ให้ลบ simv และ simv.diadir)
1. เปิด vcs_setup.sh file และเพิ่มตัวเลือกการดีบักให้กับคำสั่ง VCS: vcs -debug_access+r
2. รวบรวมการออกแบบเช่นampไฟล์: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. เริ่มการจำลองในโหมดโต้ตอบ:
simv -gui &

ม้านั่งทดสอบนี้จำลองได้ถึงตัวแปร Gen4 x16
รายงานการจำลอง "การจำลองหยุดลงเนื่องจากการเสร็จสิ้นสำเร็จ" หากไม่มีข้อผิดพลาดเกิดขึ้น
2.3.1. โต๊ะทดสอบ
Testbench ใช้โมดูลไดรเวอร์ทดสอบ altpcietb_bfm_rp_gen4_x16.sv เพื่อเริ่มต้นการกำหนดค่าและธุรกรรมหน่วยความจำ เมื่อเริ่มต้น โมดูลไดรเวอร์ทดสอบจะแสดงข้อมูลจากการลงทะเบียน Root Port และ Endpoint Configuration Space เพื่อให้คุณสามารถเชื่อมโยงกับพารามิเตอร์ที่คุณระบุโดยใช้ Parameter Editor
อดีตampการออกแบบ le และ testbench ถูกสร้างขึ้นแบบไดนามิกตามการกำหนดค่าที่คุณเลือกสำหรับ P-Tile IP สำหรับ PCIe Testbench ใช้พารามิเตอร์ที่คุณระบุใน Parameter Editor ใน Intel Quartus Prime ม้านั่งทดสอบนี้จำลองลิงก์ PCI Express ได้สูงสุด ×16 โดยใช้อินเทอร์เฟซ PCI Express แบบอนุกรม การออกแบบ Testbench อนุญาตให้จำลองลิงค์ PCI Express ได้มากกว่าหนึ่งลิงค์ในแต่ละครั้ง รูปต่อไปนี้แสดงระดับสูง view ของการออกแบบ PIO เช่นampเล.
รูปที่ 15. การออกแบบ PIO เช่นample ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 15

ระดับบนสุดของโต๊ะทดสอบจะจำลองโมดูลหลักต่อไปนี้:

  • altpcietb_bfm_rp_gen4x16.sv — นี่คือรูตพอร์ต PCIe BFM
    // เส้นทางไดเร็กทอรี
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /ซิม
  • pcie_ed_dut.ip: นี่คือการออกแบบปลายทางพร้อมพารามิเตอร์ที่คุณระบุ
    // เส้นทางไดเร็กทอรี
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: โมดูลนี้เป็นเป้าหมายและผู้ริเริ่มการทำธุรกรรมสำหรับการออกแบบ PIO เช่นampเล.
    // เส้นทางไดเร็กทอรี
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: โมดูลนี้เป็นเป้าหมายและผู้ริเริ่มการทำธุรกรรมสำหรับการออกแบบ SR-IOV เช่นampเล.
    // เส้นทางไดเร็กทอรี
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

รูปที่ 16. การออกแบบ SR-IOV เช่นample ม้านั่งทดสอบสถานการณ์จำลอง

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 16

นอกจากนี้ Testbench ยังมีรูทีนที่ทำงานต่อไปนี้:

  • สร้างนาฬิกาอ้างอิงสำหรับ Endpoint ที่ความถี่ที่ต้องการ
  • จัดให้มีการรีเซ็ต PCI Express เมื่อเริ่มต้นระบบ

สำหรับรายละเอียดเพิ่มเติมเกี่ยวกับ Root Port BFM โปรดดูบท TestBench ของ Intel FPGA P-Tile Avalon สตรีมมิ่ง IP สำหรับคู่มือผู้ใช้ PCI Express
ข้อมูลที่เกี่ยวข้อง
Intel FPGA P-Tile Avalon สตรีมมิ่ง IP สำหรับคู่มือผู้ใช้ PCI Express
2.3.1.1. โมดูลไดรเวอร์ทดสอบ
โมดูลไดรเวอร์ทดสอบ intel_pcie_ptile_tbed_hwtcl.v จำลอง BFM ระดับบนสุด altpcietb_bfm_top_rp.v
BFM ระดับบนสุดทำงานต่อไปนี้ให้เสร็จสมบูรณ์:

  1. แสดงอินสแตนซ์ของไดรเวอร์และมอนิเตอร์
  2. สร้างอินสแตนซ์ให้กับ Root Port BFM
  3. สร้างอินสแตนซ์ของอินเทอร์เฟซแบบอนุกรม

โมดูลคอนฟิกูเรชัน altpcietb_g3bfm_configure.v ดำเนินงานต่อไปนี้:

  1. กำหนดค่าและกำหนด BAR
  2. กำหนดค่ารูทพอร์ตและจุดสิ้นสุด
  3. แสดงการตั้งค่า Configuration Space, BAR, MSI, MSI-X และ AER ที่ครอบคลุม

2.3.1.2. การออกแบบ PIO เช่นampเลอ Testbench

ภาพด้านล่างแสดงการออกแบบ PIO เช่นampลำดับขั้นการออกแบบการจำลอง การทดสอบสำหรับการออกแบบ PIO เช่นample ถูกกำหนดโดยตั้งค่าพารามิเตอร์ apps_type_hwtcl เป็น
3. การทดสอบดำเนินการภายใต้ค่าพารามิเตอร์นี้กำหนดไว้ใน ebfm_cfg_rp_ep_rootport, find_mem_bar และ downstream_loop
รูปที่ 17 การออกแบบ PIO เช่นampลำดับชั้นการออกแบบจำลองสถานการณ์

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 17

Testbench เริ่มต้นด้วยการฝึกลิงก์แล้วเข้าถึงพื้นที่การกำหนดค่าของ IP สำหรับการแจงนับ งานที่เรียกว่า downstream_loop (กำหนดไว้ในรูทพอร์ต
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) จากนั้นทำการทดสอบลิงค์ PCIe การทดสอบนี้ประกอบด้วยขั้นตอนต่อไปนี้:

  1. ออกคำสั่งเขียนหน่วยความจำเพื่อเขียนข้อมูลหนึ่งคำลงในหน่วยความจำบนชิปที่อยู่ด้านหลัง Endpoint
  2. ออกคำสั่งอ่านหน่วยความจำเพื่ออ่านข้อมูลจากหน่วยความจำบนชิป
  3. เปรียบเทียบข้อมูลที่อ่านกับข้อมูลที่เขียน หากตรงกันการทดสอบจะถือว่าผ่าน
  4. ทำซ้ำขั้นตอนที่ 1, 2 และ 3 ซ้ำ 10 ครั้ง

การเขียนหน่วยความจำครั้งแรกเกิดขึ้นประมาณ 219 us ตามด้วยการอ่านหน่วยความจำที่อินเทอร์เฟซ Avalon-ST RX ของ P-tile Hard IP สำหรับ PCIe TLP เสร็จสิ้นปรากฏขึ้นไม่นานหลังจากคำขออ่านหน่วยความจำที่อินเทอร์เฟซ Avalon-ST TX
2.3.1.3. การออกแบบ SR-IOV เช่นampเลอ Testbench
ภาพด้านล่างแสดงการออกแบบ SR-IOV เช่นampลำดับชั้นการออกแบบแบบจำลอง การทดสอบสำหรับการออกแบบ SR-IOV เช่นample ดำเนินการโดยงานที่เรียกว่า sriov_test
ซึ่งกำหนดไว้ใน altpcietb_bfm_cfbp.sv
รูปที่ 18. การออกแบบ SR-IOV เช่นampลำดับชั้นการออกแบบจำลองสถานการณ์

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 18

SR-IOV testbench รองรับฟังก์ชันทางกายภาพ (PF) สูงสุด 32 รายการและฟังก์ชันเสมือน (VF) XNUMX รายการต่อ PF
Testbench เริ่มต้นด้วยการฝึกลิงก์แล้วเข้าถึงพื้นที่การกำหนดค่าของ IP สำหรับการแจงนับ หลังจากนั้นจะดำเนินการตามขั้นตอนต่อไปนี้:

  1. ส่งคำขอเขียนหน่วยความจำไปยัง PF ตามด้วยคำขออ่านหน่วยความจำเพื่ออ่านข้อมูลเดียวกันกลับเพื่อเปรียบเทียบ หากข้อมูลที่อ่านตรงกับข้อมูลที่เขียน นั่นคือ
    ผ่าน. การทดสอบนี้ดำเนินการโดยงานชื่อ my_test (กำหนดใน altpcietb_bfm_cfbp.v) การทดสอบนี้ซ้ำสองครั้งสำหรับแต่ละ PF
  2. ส่งคำขอเขียนหน่วยความจำไปยัง VF ตามด้วยคำขออ่านหน่วยความจำเพื่ออ่านข้อมูลเดียวกันกลับเพื่อเปรียบเทียบ หากข้อมูลที่อ่านตรงกับข้อมูลที่เขียน นั่นคือ
    ผ่าน. การทดสอบนี้ดำเนินการโดยงานที่เรียกว่า cfbp_target_test (กำหนดใน altpcietb_bfm_cfbp.v) การทดสอบนี้ทำซ้ำสำหรับ VF แต่ละตัว

การเขียนหน่วยความจำครั้งแรกเกิดขึ้นประมาณ 263 เรา ตามด้วยการอ่านหน่วยความจำที่อินเทอร์เฟซ Avalon-ST RX ของ PF0 ของ P-tile Hard IP สำหรับ PCIe TLP เสร็จสิ้นปรากฏขึ้นไม่นานหลังจากคำขออ่านหน่วยความจำที่อินเทอร์เฟซ Avalon-ST TX
2.4. รวบรวมการออกแบบ Example

  1. นำทางไปยัง /intel_pcie_ptile_ast_0_example_design/ และเปิด pcie_ed.qpf
  2. หากคุณเลือกหนึ่งในสองชุดพัฒนาต่อไปนี้ การตั้งค่าที่เกี่ยวข้องกับ VID จะรวมอยู่ใน .qsf file ของการออกแบบที่สร้างขึ้นเช่นampไฟล์ และคุณไม่จำเป็นต้องเพิ่มด้วยตนเอง โปรดทราบว่าการตั้งค่าเหล่านี้เป็นค่าเฉพาะของบอร์ด
    • ชุดพัฒนา Intel Stratix 10 DX P-Tile ES1 FPGA
    • ชุดพัฒนา Intel Stratix 10 DX P-Tile Production FPGA
    • ชุดพัฒนา Intel Agilex F-Series P-Tile ES0 FPGA
  3. บนเมนูการประมวลผล เลือกเริ่มการคอมไพล์

2.5. การติดตั้งไดรเวอร์เคอร์เนลลินุกซ์

ก่อนที่คุณจะทดสอบการออกแบบได้ เช่นampในฮาร์ดแวร์ คุณต้องติดตั้งเคอร์เนลลินุกซ์
คนขับรถ คุณสามารถใช้ไดรเวอร์นี้เพื่อทำการทดสอบต่อไปนี้:
• การทดสอบลิงค์ PCIe ที่เขียนและอ่านได้ 100 ครั้ง
• พื้นที่หน่วยความจำ DWORD
อ่านและเขียน
• พื้นที่การกำหนดค่า DWORD อ่านและเขียน
(1)
นอกจากนี้ คุณสามารถใช้ไดรเวอร์เพื่อเปลี่ยนค่าของพารามิเตอร์ต่อไปนี้:
• บาร์ที่ใช้
• อุปกรณ์ที่เลือก (โดยการระบุบัส อุปกรณ์ และฟังก์ชัน (BDF) หมายเลขสำหรับ
อุปกรณ์)
ทำตามขั้นตอนต่อไปนี้เพื่อติดตั้งไดรเวอร์เคอร์เนล:

  1. ไปที่ ./software/kernel/linux ภายใต้ exampไดเรกทอรีรุ่นการออกแบบ
  2. เปลี่ยนสิทธิ์ในการติดตั้ง โหลด และยกเลิกการโหลด files:
    $ chmod 777 ติดตั้งโหลดยกเลิกการโหลด
  3. ติดตั้งไดรเวอร์:
    $ sudo ./install
  4. ตรวจสอบการติดตั้งไดรเวอร์:
    $ lsmod | grep intel_fpga_pcie_drv
    ผลลัพธ์ที่คาดหวัง:
    intel_fpga_pcie_drv 17792 0
  5. ตรวจสอบว่า Linux รู้จักการออกแบบ PCIe เช่นampเลอ:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    บันทึก: หากคุณเปลี่ยน Vendor ID ให้แทนที่ Vendor ID ใหม่สำหรับ Intel
    ID ผู้ขายในคำสั่งนี้
    ผลลัพธ์ที่คาดหวัง:
    ไดรเวอร์เคอร์เนลที่ใช้งานอยู่: intel_fpga_pcie_drv

2.6. เรียกใช้การออกแบบ Example
นี่คือการดำเนินการทดสอบที่คุณสามารถทำได้กับการออกแบบ P-Tile Avalon-ST PCIe เช่นampเลส:

  1. ตลอดคู่มือผู้ใช้นี้ คำว่า DWORD และ QWORD มีความหมายเดียวกันกับที่มีในข้อกำหนดพื้นฐาน PCI Express Word คือ 16 บิต DWORD คือ 32 บิต และ QWORD คือ 64 บิต

ตารางที่ 2. การดำเนินการทดสอบที่สนับสนุนโดย P-Tile Avalon-ST PCIe Design Exampเลส

 การปฏิบัติการ  บาร์ที่จำเป็น สนับสนุนโดย P-Tile Avalon-ST PCIe Design Example
0: การทดสอบลิงก์ – เขียนและอ่าน 100 ครั้ง 0 ใช่
1: เขียนพื้นที่หน่วยความจำ 0 ใช่
2: อ่านพื้นที่หน่วยความจำ 0 ใช่
3: เขียนพื้นที่การกำหนดค่า ไม่มีข้อมูล ใช่
4: อ่านพื้นที่การกำหนดค่า ไม่มีข้อมูล ใช่
5: เปลี่ยนบาร์ ไม่มีข้อมูล ใช่
6: เปลี่ยนอุปกรณ์ ไม่มีข้อมูล ใช่
7: เปิดใช้งาน SR-IOV ไม่มีข้อมูล ใช่ (*)
8: ทำการทดสอบลิงก์สำหรับทุกฟังก์ชันเสมือนที่เปิดใช้งานซึ่งเป็นของอุปกรณ์ปัจจุบัน  ไม่มีข้อมูล  ใช่ (*)
9: ดำเนินการ DMA ไม่มีข้อมูล เลขที่
10: ออกจากโปรแกรม ไม่มีข้อมูล ใช่

หมายเหตุ: (*) การดำเนินการทดสอบเหล่านี้จะใช้ได้เฉพาะเมื่อการออกแบบ SR-IOV เช่นampเลือกเล
2.6.1. เรียกใช้ PIO Design เช่นample

  1. ไปที่ ./software/user/exampเลอภายใต้การออกแบบเช่นampไดเรกทอรี่
  2. รวบรวมการออกแบบเช่นampใบสมัคร:
    $ ทำ
  3. เรียกใช้การทดสอบ:
    $ sudo ./intel_fpga_pcie_link_test
    คุณสามารถรันการทดสอบลิงค์ Intel FPGA IP PCIe ในโหมดแมนนวลหรือโหมดอัตโนมัติ เลือกจาก:
    • ในโหมดอัตโนมัติ แอปพลิเคชันจะเลือกอุปกรณ์โดยอัตโนมัติ การทดสอบจะเลือกอุปกรณ์ Intel PCIe ที่มี BDF ต่ำที่สุดโดยการจับคู่รหัสผู้จำหน่าย
    การทดสอบยังเลือก BAR ที่ต่ำที่สุดที่มีอยู่
    • ในโหมดแมนนวล การทดสอบจะสอบถามคุณเกี่ยวกับบัส อุปกรณ์ หมายเลขฟังก์ชัน และ BAR
    สำหรับ Intel Stratix 10 DX หรือ Intel Agilex Development Kit คุณสามารถกำหนดได้
    BDF โดยพิมพ์คำสั่งต่อไปนี้:
    $ lspci -d 1172:
    4. นี่คือ sampการถอดเสียงสำหรับโหมดอัตโนมัติและโหมดแมนนวล:
    โหมดอัตโนมัติ:

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 19Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 20

โหมดแมนนวล:

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 21

ข้อมูลที่เกี่ยวข้อง
ตัวตรวจสอบลิงก์ PCIe จบแล้วview
ใช้ตัวตรวจสอบลิงก์ PCIe เพื่อตรวจสอบลิงก์ที่เลเยอร์กายภาพ ลิงก์ข้อมูล และธุรกรรม
2.6.2. รัน SR-IOV Design Example

ต่อไปนี้คือขั้นตอนในการทดสอบการออกแบบ SR-IOV เช่นampฮาร์ดแวร์:

  1. เรียกใช้การทดสอบลิงก์ Intel FPGA IP PCIe โดยเรียกใช้ sudo ./
    คำสั่ง intel_fpga_pcie_link_test จากนั้นเลือกอ็อพชัน 1:
    เลือกอุปกรณ์ด้วยตนเอง
  2. ป้อน BDF ของฟังก์ชันทางกายภาพที่จัดสรรฟังก์ชันเสมือน
  3. ป้อน BAR “0” เพื่อเข้าสู่เมนูทดสอบ
  4. ป้อนตัวเลือก 7 เพื่อเปิดใช้งาน SR-IOV สำหรับอุปกรณ์ปัจจุบัน
  5. ป้อนจำนวนของฟังก์ชันเสมือนที่จะเปิดใช้งานสำหรับอุปกรณ์ปัจจุบัน
    Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 22
  6. ป้อนอ็อพชัน 8 เพื่อทำการทดสอบลิงก์สำหรับทุกฟังก์ชันเสมือนที่เปิดใช้งานซึ่งจัดสรรไว้สำหรับฟังก์ชันฟิสิคัล แอปพลิเคชันทดสอบลิงก์จะทำการเขียนหน่วยความจำ 100 รายการด้วยข้อมูล XNUMX dword เดียว จากนั้นจึงอ่านข้อมูลกลับเพื่อตรวจสอบ แอปพลิเคชันจะพิมพ์จำนวนฟังก์ชันเสมือนที่ไม่ผ่านการทดสอบลิงก์เมื่อสิ้นสุดการทดสอบ
    Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 237. ในเทอร์มินัลใหม่ ให้เรียกใช้ lspci –d 1172: | grep -c คำสั่ง “Altera” เพื่อตรวจสอบการแจงนับ PF และ VF ผลลัพธ์ที่คาดหวังคือผลรวมของจำนวนฟังก์ชันทางกายภาพและจำนวนฟังก์ชันเสมือน

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - 24

P-tile Avalon Streaming IP สำหรับการออกแบบ PCI Express

Example คู่มือผู้ใช้เอกสารสำคัญ

รุ่น Intel Quartus Prime คู่มือการใช้งาน
21.2 P-tile Avalon Streaming IP สำหรับ PCI Express Design Example คู่มือผู้ใช้
20.3 P-tile Avalon Streaming IP สำหรับ PCI Express Design Example คู่มือผู้ใช้
20.2 P-tile Avalon Streaming IP สำหรับ PCI Express Design Example คู่มือผู้ใช้
20.1 P-tile Avalon Streaming IP สำหรับ PCI Express Design Example คู่มือผู้ใช้
19.4 P-tile Avalon Streaming IP สำหรับ PCI Express Design Example คู่มือผู้ใช้
19.1.1 P-tile Avalon Streaming IP สำหรับ PCI Express Design Example คู่มือผู้ใช้

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
ไอเอสโอ
9001:2015 น.
ลงทะเบียนแล้ว

ประวัติการแก้ไขเอกสารสำหรับ Intel P-Tile Avalon

สตรีมมิ่งฮาร์ดไอพีสำหรับ PCIe Design Example คู่มือผู้ใช้

เวอร์ชันเอกสาร รุ่น Intel Quartus Prime IPVersion การเปลี่ยนแปลง
2021.10.04 21.3 6.0.0 เปลี่ยนการกำหนดค่าที่รองรับสำหรับการออกแบบ SR-IOV เช่นampไฟล์ตั้งแต่ Gen3 x16 EP และ Gen4 x16 EP ถึง Gen3 x8 EP และ Gen4 x8 EP ในคำอธิบายการทำงานสำหรับ Single Root I/O Virtualization (SR-IOV) Design Exampส่วนเลอ
เพิ่มการรองรับ Intel Stratix 10 DX P-tile Production FPGA Development Kit ให้กับ Generating the Design Exampส่วนเลอ
2021.07.01 21.2 5.0.0 ลบรูปคลื่นจำลองสำหรับการออกแบบ PIO และ SR-IOV เช่นampจากหัวข้อ Simulating the Design Exampเล.
อัปเดตคำสั่งเพื่อแสดง BDF ในส่วน
เรียกใช้ PIO Design เช่นampเล.
2020.10.05 20.3 3.1.0 นำส่วนการลงทะเบียนออกเนื่องจากการออกแบบ Avalon Streaming เช่นampไฟล์ไม่มีรีจิสเตอร์ควบคุม
2020.07.10 20.2 3.0.0 เพิ่มรูปคลื่นจำลอง คำอธิบายกรณีทดสอบ และคำอธิบายผลการทดสอบสำหรับการออกแบบ เช่นampเลส.
เพิ่มคำแนะนำการจำลองสำหรับเครื่องจำลอง ModelSim ให้กับการจำลองการออกแบบ Exampส่วนเลอ
2020.05.07 20.1 2.0.0 อัปเดตชื่อเอกสารเป็น Intel FPGA P-Tile Avalon สตรีมมิ่ง IP สำหรับ PCI Express Design Example คู่มือผู้ใช้เพื่อให้เป็นไปตามหลักเกณฑ์การตั้งชื่อกฎหมายใหม่
อัปเดตคำสั่งจำลองโหมดโต้ตอบ VCS
2019.12.16 19.4 1.1.0 เพิ่มการออกแบบ SR-IOV เช่นampคำอธิบาย
2019.11.13 19.3 1.0.0 เพิ่ม Gen4 x8 Endpoint และ Gen3 x8 Endpoint ในรายการการกำหนดค่าที่รองรับ
2019.05.03 19.1.1 1.0.0 การเปิดตัวครั้งแรก

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมายอื่นๆ ของ Intel เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของ FPGA และผลิตภัณฑ์เซมิคอนดักเตอร์ตามข้อกำหนดปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบ Intel จะไม่รับผิดชอบหรือรับผิดใด ๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ตกลงไว้อย่างชัดแจ้งเป็นลายลักษณ์อักษรโดย Intel ขอแนะนำให้ลูกค้า Intel ขอรับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่และก่อนทำการสั่งซื้อผลิตภัณฑ์หรือบริการ *ชื่อและแบรนด์อื่น ๆ อาจเป็นทรัพย์สินของผู้อื่น
ไอเอสโอ
9001:2015 น.
ลงทะเบียนแล้ว

โลโก้อินเทลเครื่องหมาย เวอร์ชั่นออนไลน์
Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampเลอ - ไอคอน ส่งคำติชม
รหัส : 683038
ยูจี-20234
เวอร์ชัน : 2021.10.04

เอกสาร / แหล่งข้อมูล

Intel FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Example [พีดีเอฟ] คู่มือการใช้งาน
FPGA P-Tile, Avalon Streaming IP สำหรับการออกแบบ PCI Expressample, FPGA P-Tile Avalon Streaming IP สำหรับ PCI Express Design Exampไฟล์ FPGA P-Tile Avalon Streaming IP

อ้างอิง

กระทู้ที่เกี่ยวข้อง

ฝากความคิดเห็น

ที่อยู่อีเมลของคุณจะไม่ถูกเผยแพร่ ช่องที่ต้องกรอกข้อมูลมีเครื่องหมาย *