F-Tile DisplayPort FPGA IP Design Example
Giya sa Gumagamit

F-Tile DisplayPort FPGA IP Design Example

Gi-update alang sa Intel® Quartus® Prime Design Suite: 22.2 IP Bersyon: 21.0.1

DisplayPort Intel FPGA IP Design Example Giya sa Dali nga Pagsugod

Ang DisplayPort Intel® F-tile nga mga device adunay usa ka simulating testbench ug usa ka hardware design nga nagsuporta sa compilation ug hardware testing FPGA IP design examples alang sa Intel Agilex™
Ang DisplayPort Intel FPGA IP nagtanyag sa mosunod nga disenyo examples:

• DisplayPort SST parallel loopback nga walay Pixel Clock Recovery (PCR) module
• DisplayPort SST parallel loopback nga adunay AXIS Video Interface

Kung makamugna ka ug design exampUg, ang editor sa parameter awtomatikong nagmugna sa files gikinahanglan sa simulate, compile, ug pagsulay sa disenyo sa hardware.
Hulagway 1. Pag-uswag StagesMay Kalabutan nga Impormasyon

• DisplayPort Intel FPGA IP User Guide
• Pagbalhin sa Intel Quartus Prime Pro Edition

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO 9001:2015 Rehistrado
1.1. Istruktura sa Direktoryo
Figure 2. Istruktura sa Direktoryo

Talaan 1. Disenyo ExampMga sangkap

Mga folder	Files
rtl/kinauyokan	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX building block)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX building block)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Mga Kinahanglanon sa Hardware ug Software
Gigamit sa Intel ang mosunod nga hardware ug software aron sulayan ang disenyo example:
Hardware

• Intel Agilex I-Series Development Kit
• DisplayPort Source GPU
• DisplayPort Sink (Monitor)
• Bitec DisplayPort FMC anak nga kard nga Rebisyon 8C
• DisplayPort nga mga kable

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Paghimo sa Disenyo
Gamita ang DisplayPort Intel FPGA IP parameter editor sa Intel Quartus Prime software aron makamugna ang ex designample.
Figure 3. Pagmugna sa Daloy nga Disenyo

1.  Pilia ang Tools ➤ IP Catalog, ug pilia ang Intel Agilex F-tile isip target device family.
   Mubo nga sulat: Ang disenyo exampGisuportahan ra sa Intel Agilex F-tile nga mga aparato.
2. Sa IP Catalog, pangitaa ug doble-klik ang DisplayPort Intel FPGA IP. Ang Bag-ong IP Variation nga bintana makita.
3. Itakda ang usa ka top-level nga ngalan alang sa imong naandan nga IP variation. Gitipigan sa editor sa parameter ang mga setting sa pagbag-o sa IP sa a file ginganlan .ip.
4. Pagpili og Intel Agilex F-tile device sa Device field, o ipabilin ang default Intel Quartus Prime software device selection.
5. I-klik ang OK. Ang parameter editor makita.
6. I-configure ang gusto nga mga parameter alang sa TX ug RX.
7. Ubos sa Design Exampsa tab, pilia ang DisplayPort SST Parallel Loopback nga Wala PCR.
8. Pilia ang Simulation aron makamugna ang testbench, ug pilia ang Synthesis aron makamugna ang hardware design example. Kinahanglan ka nga mopili bisan usa niini nga mga kapilian aron makamugna ang disenyo nga example files. Kung imong pilion ang duha, ang oras sa henerasyon mahimong mas taas.
9. Para sa Target Development Kit, pilia ang Intel Agilex I-Series SOC Development Kit. Kini ang hinungdan nga ang target nga aparato nga gipili sa lakang 4 mausab aron ipahiangay ang aparato sa development kit. Para sa Intel Agilex I-Series SOC Development Kit, ang default device mao ang AGIB027R31B1E2VR0.
10. I-klik ang Paghimo Exampug Disenyo.

1.4. Pagsundog sa Disenyo
Ang DisplayPort Intel FPGA IP design exampAng testbench nagsundog sa usa ka serial loopback nga disenyo gikan sa usa ka pananglitan sa TX ngadto sa usa ka pananglitan sa RX. Usa ka internal nga video pattern generator module nagmaneho sa DisplayPort TX nga pananglitan ug ang RX nga pananglitan nga video output nagkonektar sa CRC checkers sa testbench.
Figure 4. Pag-agos sa Simulation sa Disenyo

1. Adto sa Synopsys simulator folder ug pilia ang VCS.
2. Pagdalag simulation script.
   Tinubdan vcs_sim.sh
3. Ang script naghimo sa Quartus TLG, nag-compile ug nagpadagan sa testbench sa simulator.
4. Analisaha ang resulta.
   Ang usa ka malampuson nga simulation natapos sa pagtandi sa Source ug Sink SRC.

1.5. Pag-compile ug Pagsulay sa Disenyo
Figure 5. Pag-compile ug Pag-simulate sa DisenyoSa pag-compile ug pagpadagan sa usa ka demonstration test sa hardware exampsa disenyo, sunda kini nga mga lakang:

1. Siguroha ang hardware exampAng paghimo sa disenyo kompleto na.
2. Ilunsad ang Intel Quartus Prime Pro Edition software ug ablihi / quartus/agi_dp_demo.qpf.
3. I-klik ang Processing ➤ Sugdi ang Compilation.
4. Human sa malampuson nga paghugpong, ang Intel Quartus Prime Pro Edition software makamugna og .sof file sa imong gipiho nga direktoryo.
5. Ikonektar ang DisplayPort RX connector sa Bitec daughter card ngadto sa external DisplayPort source, sama sa graphics card sa PC.
6. Ikonektar ang DisplayPort TX connector sa Bitec daughter card ngadto sa DisplayPort sink device, sama sa video analyzer o PC monitor.
7.  Siguroha nga ang tanang switch sa development board anaa sa default nga posisyon.
8. I-configure ang pinili nga Intel Agilex F-Tile device sa development board gamit ang namugna nga .sof file (Mga Himan ➤ Programmer ).
9. Ang DisplayPort sink device nagpakita sa video nga namugna gikan sa video source.

May Kalabutan nga Impormasyon
Intel Agilex I-Series FPGA Development Kit User Guide/
1.5.1. Pag-usab sa ELF File
Sa kasagaran, ang ELF file namugna kung imong gimugna ang dinamikong disenyo example.
Bisan pa, sa pipila ka mga kaso, kinahanglan nimo nga i-regenerate ang ELF file kung imong usbon ang software file o i-regenerate ang dp_core.qsys file. Pag-usab sa dp_core.qsys file nag-update sa .sopcinfo file, nga nagkinahanglan kanimo sa pag-usab sa ELF file.

1. Adto sa /software ug usba ang code kon gikinahanglan.
2. Adto sa /script ug ipatuman ang mosunod nga build script: source build_sw.sh
   • Sa Windows, pangitaa ug ablihi ang Nios II Command Shell. Sa Nios II Command Shell, adto sa /script ug ipatuman ang source build_sw.sh.
   Mubo nga sulat: Aron ipatuman ang script sa pagtukod sa Windows 10, ang imong sistema nanginahanglan Windows Subsystems para sa Linux (WSL). Para sa dugang nga impormasyon bahin sa mga lakang sa pag-instalar sa WSL, tan-awa ang Nios II Software Developer Handbook.
   • Sa Linux, ilunsad ang Platform Designer, ug ablihi ang Tools ➤ Nios II Command Shell. Sa Nios II Command Shell, adto sa /script ug ipatuman ang source build_sw.sh.
3. Siguroha nga usa ka .elf file namugna sa /software/ dp_demo.
4. I-download ang namugna nga .elf file ngadto sa FPGA nga walay pag-compile sa .sof file pinaagi sa pagpadagan sa mosunod nga script: nios2-download /software/dp_demo/*.elf
5. Iduso ang reset button sa FPGA board aron ang bag-ong software mo-epekto.

1.6. DisplayPort Intel FPGA IP Design ExampMga Parameter
Talaan 2. DisplayPort Intel FPGA IP Design ExampAng pagpugong sa QSF alang sa Intel Agilex Ftile Device

Pagpugong sa QSF	Deskripsyon
set_global_assignment -ngalan VERILOG_MACRO “__DISPLAYPORT_support__=1”	Gikan sa Quartus 22.2 pataas, kini nga pagpugong sa QSF gikinahanglan aron mahimo ang pag-agos sa DisplayPort custom SRC (Soft Reset Controller)

Talaan 3. DisplayPort Intel FPGA IP Design Example Parameter alang sa Intel Agilex F-tile Device

Parameter	Bili	Deskripsyon
Anaa nga Disenyo Example
Pilia ang Disenyo	•Wala •DisplayPort SST Parallel Loopback nga walay PCR •DisplayPort SST Parallel Loopback nga adunay AXIS Video Interface	Pilia ang disenyo example nga mamugna. •Wala: Walay design exampAng le anaa alang sa kasamtangan nga pagpili sa parameter. •DisplayPort SST Parallel Loopback nga walay PCR: Kini nga disenyo example nagpakita parallel loopback gikan sa DisplayPort lababo ngadto sa DisplayPort tinubdan nga walay Pixel Clock Recovery (PCR) module sa diha nga imong i-on ang Enable Video Input Image Port parameter. •DisplayPort SST Parallel Loopback nga adunay AXIS Video Interface: Kini nga disenyo exampGipakita ni le ang parallel loopback gikan sa DisplayPort sink ngadto sa DisplayPort source nga adunay AXIS Video interface kung ang Enable Active Video Data Protocols gitakda sa AXIS-VVP Full.
Disenyo Example Files
Simulation	Sa, sa	I-on kini nga opsyon aron makamugna ang gikinahanglan files alang sa simulation testbench.
Synthesis	Sa, sa	I-on kini nga opsyon aron makamugna ang gikinahanglan files alang sa Intel Quartus Prime compilation ug hardware design.
Nahimo nga HDL Format
Makamugna File Porma	Verilog, VHDL	Pilia ang imong gusto nga HDL format para sa namugna nga disenyo example filegitakda. Mubo nga sulat: Kini nga opsyon nagtino lamang sa format alang sa namugna nga top level IP files. Ang tanan nga uban pa files (eg example testbenches ug top level files para sa hardware demonstration) naa sa Verilog HDL format.
Target Development Kit
Pilia ang Lupon	•Walay Development Kit •Intel Agilex I-Series Development Kit	Pilia ang board alang sa gipunting nga disenyo example.

Parameter	Bili	Deskripsyon
		• Walay Development Kit: Kini nga opsyon wala maglakip sa tanang aspeto sa hardware alang sa disenyo example. Ang P core nagtakda sa tanang mga assignment sa pin ngadto sa virtual nga mga pin. •Intel Agilex I-Series FPGA Development Kit: Kini nga opsyon awtomatik nga mopili sa target device sa proyekto nga mohaum sa device niini nga development kit. Mahimo nimong usbon ang target device gamit ang Change Target Device parameter kung ang imong board revision adunay lain nga device nga variant. Ang IP core nagtakda sa tanang mga assignment sa pin sumala sa development kit. Mubo nga sulat: Preliminary Design ExampAng le dili praktikal nga napamatud-an sa hardware sa kini nga pagpagawas sa Quartus. • Custom Development Kit: Kini nga opsyon nagtugot sa disenyo examparon sulayan sa usa ka third-party development kit nga adunay Intel FPGA. Tingali kinahanglan nimo nga itakda ang mga buluhaton sa pin sa imong kaugalingon.
Target nga Device
Usba ang Target nga Device	Sa, sa	I-on kini nga opsyon ug pilia ang gusto nga variant sa device alang sa development kit.

Parallel Loopback Design Examples

Ang DisplayPort Intel FPGA IP design exampGipakita nila ang parallel loopback gikan sa DisplayPort RX instance ngadto sa DisplayPort TX nga instance nga walay Pixel Clock Recovery (PCR) module.
Talaan 4. DisplayPort Intel FPGA IP Design Example alang sa Intel Agilex F-tile Device

Disenyo Example	Pagtudlo	Rate sa Data	Mode sa Channel	Uri sa Loopback
DisplayPort SST parallel loopback nga walay PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel nga walay PCR
DisplayPort SST parallel loopback nga adunay AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel sa AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Mga bahin
Ang SST parallel loopback design exampGipakita niini ang pagpasa sa usa ka video stream gikan sa DisplayPort sink ngadto sa tinubdan sa DisplayPort.
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO 9001:2015 Rehistrado
Figure 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback nga walay PCR

• Niini nga variant, ang parameter sa tinubdan sa DisplayPort, TX_SUPPORT_IM_ENABLE, gi-on ug gigamit ang interface sa video image.
• Ang DisplayPort sink makadawat og video ug o audio streaming gikan sa external video source sama sa GPU ug gi-decode kini ngadto sa parallel video interface.
• Ang DisplayPort sink video output direkta nga nagmaneho sa DisplayPort source video interface ug nag-encode sa DisplayPort main link sa dili pa ipadala ngadto sa monitor.
• Ang IOPLL nagmaneho sa DisplayPort sink ug source video clock sa usa ka fixed frequency.
• Kung ang DisplayPort sink ug ang MAX_LINK_RATE parameter sa tinubdan gi-configure sa HBR3 ug ang PIXELS_PER_CLOCK gi-configure sa Quad, ang video clock modagan sa 300 MHz aron suportahan ang 8Kp30 pixel rate (1188/4 = 297 MHz).

Figure 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback nga adunay AXIS Video Interface

• Niini nga variant, ang DisplayPort source ug sink parameter, pilia ang AXIS-VVP FULL sa ENBLE ACTIVE VIDEO DATA PROTOCOLS aron makahimo sa Axis Video Data Interface.
• Ang DisplayPort sink makadawat og video ug o audio streaming gikan sa external video source sama sa GPU ug gi-decode kini ngadto sa parallel video interface.
• Ang DisplayPort Sink nag-convert sa video data stream ngadto sa axis video data ug nagmaneho sa DisplayPort source axis video data interface pinaagi sa VVP Video Frame Buffer. Ang Tinubdan sa DisplayPort nag-convert sa data sa video sa axis ngadto sa main link sa DisplayPort sa dili pa ipadala ngadto sa monitor.
• Niini nga variant sa disenyo, adunay tulo ka nag-unang mga orasan sa video, nga mao ang rx/tx_axi4s_clk, rx_vid_clk, ug tx_vid_clk. Ang axi4s_clk nagdagan sa 300 MHz para sa duha ka AXIS modules sa Source ug Sink. Ang rx_vid_clk nagpadagan sa pipeline sa DP Sink Video sa 300 MHz (aron suportahan ang bisan unsang resolusyon hangtod sa 8Kp30 4PIPs), samtang ang tx_vid_clk nagpadagan sa pipeline sa DP Source Video sa aktwal nga frequency sa Pixel Clock (gibahin sa mga PIP).
• Kini nga variant sa disenyo awtomatik nga nag-configure sa tx_vid_clk frequency pinaagi sa I2C programming ngadto sa on-board nga SI5391B OSC kung ang disenyo nakamatikod sa switch sa resolusyon.
• Kini nga variant sa disenyo nagpakita lamang sa usa ka pirmi nga gidaghanon sa mga resolusyon nga gitakda nang daan sa DisplayPort software, nga mao ang:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Skema sa Pag-orasan
Ang clocking scheme naghulagway sa mga domain sa orasan sa DisplayPort Intel FPGA IP design example.
Figure 8. Intel Agilex F-tile DisplayPort Transceiver clocking schemeTalaan 5. Mga Signal sa Clocking Scheme

Relo sa diagram	Deskripsyon
SysPLL refclk	F-tile System PLL reference clock nga mahimong bisan unsa nga frequency sa orasan nga mabahin sa System PLL alang sa output frequency. Niini nga disenyo example, system_pll_clk_link ug rx/tx refclk_link adunay parehas nga 150 MHz SysPLL refclk.

Relo sa diagram	Deskripsyon
	Kini kinahanglan nga usa ka libre nga running clock nga konektado gikan sa usa ka dedikado nga transceiver reference clock pin ngadto sa input clock port sa Reference ug System PLL Clocks IP, sa dili pa ikonektar ang katumbas nga output port ngadto sa DisplayPort Phy Top. Mubo nga sulat: Alang niini nga disenyo example, i-configure ang Clock Controller GUI Si5391A OUT6 ngadto sa 150 MHz.
sistema pll clk link	Ang minimum nga System PLL output frequency sa pagsuporta sa tanan nga DisplayPort rate mao ang 320 MHz. Kini nga disenyo exampAng paggamit sa usa ka 900 MHz (pinakataas) output frequency aron ang SysPLL refclk mahimong ipaambit sa rx/tx refclk_link nga 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR ug Tx PLL Link refclk nga gitakda sa 150 MHz aron suportahan ang tanan nga rate sa datos sa DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock sa orasan sa DisplayPort IP core. Ang frequency nga katumbas sa Data Rate nga gibahin sa parallel data width. Example: Frequency = rate sa datos / gilapdon sa datos = 8.1G (HBR3) / 40 bits = 202.5 MHz

2.3. Simulation Testbench
Ang simulation testbench nagsundog sa DisplayPort TX serial loopback sa RX.
Figure 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramTalaan 6. Mga sangkap sa Testbench

Component	Deskripsyon
Video Pattern Generator	Kini nga generator naghimo og mga pattern sa color bar nga mahimo nimong i-configure. Mahimo nimong i-parameter ang timing sa format sa video.
Pagkontrol sa Testbench	Kini nga bloke nagkontrol sa pagkasunod-sunod sa pagsulay sa simulation ug nagmugna sa gikinahanglan nga mga signal sa stimulus sa TX core. Ang testbench control block nagbasa usab sa kantidad sa CRC gikan sa gigikanan ug lababo aron makahimo mga pagtandi.
Ang RX Link Speed ​​​​Clock Frequency Checker	Kini nga checker nagpamatuod kung ang RX transceiver nabawi nga frequency sa orasan motakdo sa gusto nga rate sa datos.
TX Link Speed ​​Clock Frequency Checker	Kini nga checker nagpamatuod kung ang TX transceiver nabawi nga frequency sa orasan motakdo sa gitinguha nga rate sa datos.

Ang simulation testbench naghimo sa mosunod nga mga pag-verify:
Talaan 7. Mga Pagpamatuod sa Testbench

Mga Kriterya sa Pagsulay	Pagpamatuod
• Link Training sa Data Rate HBR3 • Basaha ang mga rehistro sa DPCD aron masusi kung ang DP Status nagtakda ug nagsukod sa TX ug RX Link Speed ​​frequency.	Naghiusa sa Frequency Checker aron sukdon ang Link Speed frequency output sa orasan gikan sa TX ug RX transceiver.
• Run video pattern gikan sa TX ngadto sa RX. • I-verify ang CRC alang sa tinubdan ug lababo aron masusi kung magkatugma ba kini	• Nagkonektar sa video pattern generator ngadto sa DisplayPort Source aron makamugna sa video pattern. • Ang kontrol sa Testbench sunod nga nagbasa sa Source ug Sink CRC gikan sa DPTX ug DPRX nga mga rehistro ug nagtandi aron maseguro nga pareho ang mga kantidad sa CRC. Mubo nga sulat: Aron masiguro nga ang CRC makalkula, kinahanglan nimo nga i-enable ang Suporta sa CTS test automation parameter.

Kasaysayan sa Pagbag-o sa Dokumento para sa F-Tile DisplayPort Intel FPGA IP Design Example Giya sa Gumagamit

Bersyon sa Dokumento	Intel Quartus Prime nga Bersyon	Bersyon sa IP	Mga kausaban
2022.09.02	22.	20.0.1	•Giusab ang titulo sa dokumento gikan sa DisplayPort Intel Agilex F-Tile FPGA IP Design ExampGiya sa Gumagamit sa F-Tile DisplayPort Intel FPGA IP Design Example Giya sa Gumagamit. • Nakapahimo sa AXIS Video Design Exampang variant. •Gitangtang ang Static Rate nga disenyo ug gipulihan kini og Multi Rate Design Example. •Gikuha ang nota sa DisplayPort Intel FPGA IP Design Example Quick Start Guide nga nag-ingon nga ang Intel Quartus Prime 21.4 software version nagsuporta lamang sa Preliminary Design Examples. •Ilisan ang Directory Structure nga numero sa husto nga numero. •Gidugang ang usa ka seksyon nga Regenerating ELF File ubos sa Pag-compile ug Pagsulay sa Disenyo. • Gi-update ang seksyon sa Hardware ug Software Requirements aron maapil ang dugang nga hardware mga kinahanglanon.
2021.12.13	21.	20.0.0	Inisyal nga pagpagawas.

Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo.
*Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
ISO 9001:2015 Rehistrado

Online nga Bersyon
Ipadala ang Feedback
UG-20347
ID: 709308
Bersyon: 2022.09.02

Mga Dokumento / Mga Kapanguhaan

intel F-Tile DisplayPort FPGA IP Design Example [pdf] Giya sa Gumagamit F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Mga pakisayran

• Manwal sa Gumagamit