F-Tile DisplayPort FPGA IP Design Example
Guida d'usu

F-Tile DisplayPort FPGA IP Design Example

Aghjurnatu per Intel® Quartus® Prime Design Suite: 22.2 Versione IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Guide Quick Start

I dispositi DisplayPort Intel® F-tile presentanu un bancu di prova di simulazione è un disignu hardware chì sustene a compilazione è a prova di hardware FPGA IP design ex.amples per Intel Agilex™
U DisplayPort Intel FPGA IP offre u seguente design examples:

• DisplayPort SST loopback parallelu senza un modulu Pixel Clock Recovery (PCR).
• DisplayPort SST loopback parallelu cù AXIS Video Interface

Quandu generate un disignu example, l'editore di paràmetri crea automaticamente u fileHè necessariu di simule, compile è pruvà u disignu in hardware.
Figura 1. Sviluppu StagesInformation Related

• DisplayPort Intel FPGA IP User Guide
• Migrazione à Intel Quartus Prime Pro Edition

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
* Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
ISO 9001: 2015 Registratu
1.1. Struttura di u repertoriu
Figura 2. Struttura di u repertoriu

Table 1. Design Exampi cumpunenti

Folders	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((bloccu di costruzione DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((bloccu di costruzione DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Requisiti di Hardware è Software
Intel usa i seguenti hardware è software per pruvà u disignu exampLe:
Hardware

• Kit di sviluppu Intel Agilex I-Series
• DisplayPort Source GPU
• DisplayPort Sink (Monitor)
• Scheda figlia Bitec DisplayPort FMC Revision 8C
• Cavi DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Generazione di u Design
Aduprate l'editore di paràmetri IP DisplayPort Intel FPGA in u software Intel Quartus Prime per generà u disignu example.
Figura 3. Generazione di u Flussu di Design

1.  Selezziunate Strumenti ➤ Catalogu IP, è selezziunate Intel Agilex F-tile cum'è a famiglia di dispositivi di destinazione.
   Nota: U disignu example supporta solu i dispositi Intel Agilex F-tile.
2. In u Catalogu IP, localizzate è fate doppiu clicu DisplayPort Intel FPGA IP. A finestra New IP Variation appare.
3. Specificate un nome di primu livellu per a vostra variazione IP persunalizata. L'editore di paràmetri salva i paràmetri di variazione IP in a file chjamatu .ip.
4. Selezziunate un dispositivu Intel Agilex F-tile in u campu Dispositivu, o mantene a selezzione predeterminata di u software Intel Quartus Prime.
5. Cliccate OK. L'editore di paràmetri appare.
6. Configurate i paràmetri desiderati per TX è RX.
7. Sottu u Design Example tab, selezziunate DisplayPort SST Parallel Loopback Senza PCR.
8. Selezziunate Simulazione per generà u testbench, è selezziunate Sintesi per generà u disignu hardware example. Duvete selezziunate almenu una di queste opzioni per generà u disignu example files. Se selezziunate i dui, u tempu di generazione diventa più longu.
9. Per Target Development Kit, selezziunate Intel Agilex I-Series SOC Development Kit. Questu causa u dispusitivu di destinazione sceltu in u passu 4 per cambià per currisponde à u dispusitivu in u kit di sviluppu. Per Intel Agilex I-Series SOC Development Kit, u dispusitivu predeterminatu hè AGIB027R31B1E2VR0.
10. Cliccate Generate Exampu Design.

1.4. Simulazione di u disignu
U disignu IP DisplayPort Intel FPGA example testbench simula un design di loopback seriale da una istanza TX à una istanza RX. Un modulu di generatore di mudelli video internu guida l'istanza DisplayPort TX è l'output video di l'istanza RX si cunnetta à i verificatori CRC in u testbench.
Figura 4. Flussu di simulazione di design

1. Andà à u cartulare di simulatore Synopsys è selezziunate VCS.
2. Eseguite u script di simulazione.
   Fonte vcs_sim.sh
3. U script esegue Quartus TLG, compile è eseguisce u testbench in u simulatore.
4. Analizà u risultatu.
   Una simulazione riescita finisci cù u paragone di Source è Sink SRC.

1.5. Cumpilà è Testa u Disegnu
Figura 5. Compiling and Simulating the DesignPer compilà è eseguisce una prova di dimostrazione nantu à u hardware exampu disignu, seguitate sti passi:

1. Assicuratevi hardware exampa generazione di design hè cumpleta.
2. Lanciate u software Intel Quartus Prime Pro Edition è apre / quartus/agi_dp_demo.qpf.
3. Cliccate Processing ➤ Start Compilation.
4. Dopu a compilazione successu, u software Intel Quartus Prime Pro Edition genera un .sof file in u vostru cartulare specificatu.
5. Cunnette u connettore DisplayPort RX in a carta figlia Bitec à una fonte DisplayPort esterna, cum'è a carta grafica in un PC.
6. Cunnette u cunnessu DisplayPort TX nantu à a carta figliola Bitec à un dispositivu di sink DisplayPort, cum'è un analizatore di video o un monitor di PC.
7.  Assicuratevi chì tutti i switch nantu à u pianu di sviluppu sò in a pusizione predeterminata.
8. Configurate u dispusitivu Intel Agilex F-Tile sceltu nantu à u pianu di sviluppu utilizendu u .sof generatu file (Strumenti ➤ Programmatore).
9. U dispositivu di lavamanu DisplayPort mostra u video generatu da a fonte video.

Information Related
Intel Agilex I-Series FPGA Development Kit User Guide/
1.5.1. ELF rigenerante File
Per automaticamente, l'ELF file hè generatu quandu generate u disignu dinamicu example.
In ogni casu, in certi casi, avete bisognu di rinfurzà l'ELF file se mudificà u software file o rigenerate u dp_core.qsys file. Rigenerazione di dp_core.qsys file aghjurnà u .sopcinfo file, chì deve esse rigenerate l'ELF file.

1. Andà à / software è edità u codice se necessariu.
2. Andà à /script è eseguisce u seguente script di creazione: source build_sw.sh
   • In Windows, cerca è apre Nios II Command Shell. In u Nios II Command Shell, andate à /script è eseguite a fonte build_sw.sh.
   Nota: Per eseguisce script di custruzzione in Windows 10, u vostru sistema necessita Windows Subsystems per Linux (WSL). Per più infurmazione nantu à i passi di l'installazione di WSL, riferite à u Nios II Software Developer Handbook.
   • In Linux, lanciate u Platform Designer, è apre Tools ➤ Nios II Command Shell. In u Nios II Command Shell, andate à /script è eseguisce a fonte build_sw.sh.
3. Assicuratevi un .elf file hè generatu in /software/ dp_demo.
4. Scaricate u .elf generatu file in u FPGA senza recompilà u .sof file eseguendu u script seguente: nios2-download /software/dp_demo/*.elf
5. Pulsà u buttone di resettore nantu à a tavula FPGA per u novu software per piglià effettu.

1.6. DisplayPort Intel FPGA IP Design Example Parametri
Table 2. DisplayPort Intel FPGA IP Design Example QSF constraint per Intel Agilex Ftile Device

Limitazione QSF	Descrizzione
set_global_assignment -name VERILOG_MACRO "__DISPLAYPORT_support__=1"	Da Quartus 22.2 in poi, sta limitazione QSF hè necessaria per attivà u flussu di DisplayPort SRC (Soft Reset Controller) persunalizatu.

Table 3. DisplayPort Intel FPGA IP Design Example Parametri per Intel Agilex F-tile Device

Parametru	Valore	Descrizzione
Disegnu dispunibule Example
Selezziunà Design	•Nimu • DisplayPort SST Parallel Loopback senza PCR • DisplayPort SST Parallel Loopback cù AXIS Video Interface	Sceglie u disignu example per esse generatu. • Nisunu: Nisun disignu example hè dispunibule per a selezzione di paràmetru attuale. •DisplayPort SST Parallel Loopback senza PCR: Stu disignu example mostra un loopback parallelu da DisplayPort sink à a fonte DisplayPort senza un modulu Pixel Clock Recovery (PCR) quandu accende u paràmetru Enable Video Input Image Port. •DisplayPort SST Parallel Loopback cù AXIS Video Interface: Stu disignu example dimustra un loopback parallelu da DisplayPort sink à a fonte DisplayPort cù l'interfaccia AXIS Video quandu Enable Active Video Data Protocols hè impostatu à AXIS-VVP Full.
Design Example Files
Simulazione	On, Off	Attivate sta opzione per generà u necessariu files per u bancu di prova di simulazione.
Sintesi	On, Off	Attivate sta opzione per generà u necessariu files per a compilazione Intel Quartus Prime è u disignu di hardware.
Format HDL generatu
Generate File Format	Verilog, VHDL	Sceglite u vostru formatu HDL preferitu per u disignu generatu example fileset. Nota: Questa opzione determina solu u furmatu per l'IP di livellu superiore generatu files. Tutti l'altri files (esample testbenches è altu livellu files per a dimostrazione di hardware) sò in formatu Verilog HDL.
Kit di sviluppu di destinazione
Selezziunà Board	• Nisun Kit di Sviluppu •Intel Agilex I-Series Kit di sviluppu	Selezziunate u tavulinu per u disignu miratu example.

Parametru	Valore	Descrizzione
		• Nisun Kit di Sviluppu: Questa opzione esclude tutti l'aspetti hardware per u disignu example. U core P stabilisce tutte l'assignazioni di pin à i pin virtuali. •Intel Agilex I-Series FPGA Development Kit: Questa opzione selezziunà automaticamente u dispusitivu di destinazione di u prugettu per currisponde à u dispusitivu nantu à stu kit di sviluppu. Pudete cambià u dispositivu di destinazione utilizendu u paràmetru Cambia Dispositivu Target se a vostra revisione di u bordu hà una variante di u dispositivu sfarente. U core IP stabilisce tutte l'assignazioni di pin secondu u kit di sviluppu. Nota: Prughjettu preliminare Example ùn hè micca verificatu funziunale nantu à u hardware in questa versione di Quartus. •Custom Development Kit: Sta opzione permette u disignu example per esse pruvatu nantu à un kit di sviluppu di terzu cù un Intel FPGA. Pudete bisognu di stabilisce l'assignazioni di pin da sè stessu.
Dispositivu di destinazione
Cambia Dispositivu Target	On, Off	Attivate sta opzione è selezziunate a variante di u dispositivu preferitu per u kit di sviluppu.

Design Loopback Parallel Examples

U disignu IP DisplayPort Intel FPGA exampi dimostranu un loopback parallelu da l'istanza DisplayPort RX à l'istanza DisplayPort TX senza un modulu Pixel Clock Recovery (PCR).
Table 4. DisplayPort Intel FPGA IP Design Example per Intel Agilex F-tile Device

Design Example	Denominazione	Rate di dati	Modu Canale	Tipu di loopback
DisplayPort SST loopback parallelu senza PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel senza PCR
DisplayPort SST loopback parallelu cù AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallela cù AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Features
U disignu di loopback parallelu SST examples dimustranu a trasmissione di un unicu flussu video da DisplayPort sink à DisplayPort source.
Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.
ISO 9001: 2015 Registratu
Figura 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback senza PCR

• In questa variante, u paràmetru di a fonte DisplayPort, TX_SUPPORT_IM_ENABLE, hè attivatu è l'interfaccia di l'imaghjini video hè aduprata.
• U lavamanu DisplayPort riceve video è audio streaming da una fonte video esterna cum'è GPU è u decode in l'interfaccia video parallela.
• L'output video DisplayPort sink guida direttamente l'interfaccia di video sorgente DisplayPort è codifica à u ligame principale DisplayPort prima di trasmette à u monitor.
• L'IOPLL conduce sia u lavamanu DisplayPort sia l'orologi di video di fonte à una frequenza fissa.
• Se u paràmetru MAX_LINK_RATE di u lavamanu DisplayPort è a fonte hè cunfiguratu in HBR3 è PIXELS_PER_CLOCK hè cunfiguratu in Quad, u video clock funziona à 300 MHz per supportà a tarifa di pixel 8Kp30 (1188/4 = 297 MHz).

Figura 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback cù AXIS Video Interfaccia

• In questa variante, u paràmetru di surghjente è di sink DisplayPort, selezziunate AXIS-VVP FULL in ENABLE ACTIVE VIDEO DATA PROTOCOLS per attivà Axis Video Data Interface.
• U lavamanu DisplayPort riceve video è audio streaming da una fonte video esterna cum'è GPU è u decode in l'interfaccia video parallela.
• U DisplayPort Sink converte u flussu di dati video in dati video di l'assi è guida l'interfaccia di dati video di l'assi sorgente DisplayPort attraversu VVP Video Frame Buffer. DisplayPort Source converte i dati video di l'assi in u ligame principale DisplayPort prima di trasmette à u monitor.
• In questa variante di disignu, ci sò trè video clock principali, à dì rx/tx_axi4s_clk, rx_vid_clk, è tx_vid_clk. axi4s_clk funziona à 300 MHz per i dui moduli AXIS in Source è Sink. rx_vid_clk runs DP Sink Video pipeline à 300 MHz (per sustene qualsiasi risoluzione finu à 8Kp30 4PIPs), mentre tx_vid_clk esegue DP Source Video pipeline à a frequenza di Pixel Clock attuale (divisa da PIP).
• Questa variante di cuncepimentu cunfigurà automaticamente a frequenza tx_vid_clk attraversu a prugrammazione I2C à l'OSC SI5391B à bordu quandu u disignu detecta un cambiamentu in a risoluzione.
• Questa variante di disignu mostra solu un numeru fissu di risoluzioni cum'è predefinitu in u software DisplayPort, vale à dì:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Schema di clock
U schema di clock illustra i domini di clock in u DisplayPort Intel FPGA IP design example.
Figura 8. Schema di clock di Intel Agilex F-tile DisplayPort TransceiverTable 5. Clock Scheme Signals

Clock in schema	Descrizzione
SysPLL refclk	F-tile System PLL clock di riferimentu chì pò esse qualsiasi frequenza di clock chì hè dividibile da System PLL per quella frequenza di output. In questu disignu example, system_pll_clk_link è rx/tx refclk_link sparte u stessu refclk SysPLL 150 MHz.

Clock in schema	Descrizzione
	Deve esse un clock free running chì hè cunnessu da un pin di clock di riferimentu di transceiver dedicatu à u portu di clock input di Reference and System PLL Clocks IP, prima di cunnette u portu di output currispondente à DisplayPort Phy Top. Nota: Per stu disignu example, cunfigurà Clock Controller GUI Si5391A OUT6 à 150 MHz.
sistema pll clk link	A frequenza minima di output PLL di u Sistema per supportà tutte a tarifa DisplayPort hè 320 MHz. Stu disignu example usa una frequenza di output 900 MHz (più alta) per chì SysPLL refclk pò esse spartutu cù rx/tx refclk_link chì hè 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR è Tx PLL Link refclk chì fissu à 150 MHz per supportà tutte e velocità di dati DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock per fà u core di DisplayPort IP. Frequency equivalent to Data Rate divide by parallel data width. ExampLe: Frequency = data rate / data width = 8.1G (HBR3) / 40 bits = 202.5 MHz

2.3. banc d'essai de simulation
U bancu di prova di simulazione simula u loopback seriale DisplayPort TX à RX.
Figura 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block DiagramTable 6. Testbench Components

Cumpunente	Descrizzione
Generatore di mudelli di video	Stu generatore produce mudelli di barra di culore chì pudete cunfigurà. Pudete parametrizà u timing di u furmatu di video.
Testbench Control	Stu bloccu cuntrolla a sequenza di teste di a simulazione è genera i signali di stimulu necessarii à u core TX. U bloccu di cuntrollu di testbench leghje ancu u valore CRC da a fonte è u lavu per fà paraguni.
RX Link Speed ​​Clock Frequency Checker	Stu verificatore verifica se a frequenza di clock recuperata di u transceiver RX currisponde à a tarifa di dati desiderata.
TX Link Speed ​​Clock Frequency Checker	Stu verificatore verifica se a frequenza di u clock di u transceiver TX ricuperatu currisponde à a tarifa di dati desiderata.

U bancu di prova di simulazione fa e verificazioni seguenti:
Tabella 7. Verificazioni di u bancu di prova

Criterium di prova	Verificazione
• Link Training à Data Rate HBR3 • Leghjite i registri DPCD per verificà s'ellu u Status DP stabilisce è misura a freccia di u TX è RX Link Speed.	Integra Frequency Checker per misurà a Velocità di Link l'uscita di frequenza di u clock da u transceiver TX è RX.
• Run mudellu video da TX à RX. • Verificate u CRC sia per a fonte sia per u lavu per verificà s'ellu currispondenu	• Connects generatore di mudellu di video à u DisplayPort Source per generà u mudellu di video. • U cuntrollu di Testbench dopu leghje sia Source è Sink CRC da i registri DPTX è DPRX è compara per assicurà chì i dui valori CRC sò identici. Nota: Per assicurà chì u CRC hè calculatu, duvete attivà u paràmetru di l'automatizazione di teste Support CTS.

Storia di Revisione di Documentu per F-Tile DisplayPort Intel FPGA IP Design Example Guide d'utilisation

Versione di documentu	Version Intel Quartus Prime	Versione IP	Cambiamenti
2022.09.02	22.	20.0.1	•Titulu di u documentu cambiatu da DisplayPort Intel Agilex F-Tile FPGA IP Design Example Guide d'utilisation de F-Tile DisplayPort Intel FPGA IP Design Example Guide d'utilisation. •Enabled AXIS Video Design Example variant. •Removed Static Rate design è rimpiazzatu cù Multi Rate Design Example. • Eliminatu a nota in u DisplayPort Intel FPGA IP Design Example Guide Quick Start chì dice chì a versione di u software Intel Quartus Prime 21.4 supporta solu Preliminary Design Examples. •Sustituitu a figura Structure Directory cù a figura curretta. •Aghjuntu una sezione Regenerating ELF File sottu Cumpilazione è Testa di u Design. • Aggiornata a sezione Requisiti di Hardware è Software per include hardware supplementu esigenze.
2021.12.13	21.	20.0.0	Liberazione iniziale.

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritta quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di cunfidendu qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii.
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ID: 709308
Versione: 2022.09.02

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Referenze

• Manuale d'usu