F-Tile DisplayPort FPGA IP Design Example
Udhëzues përdorimi

F-Tile DisplayPort FPGA IP Design Example

Përditësuar për Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1

DisplayPort Intel FPGA IP Design Exampnë Udhëzuesin e Fillimit të Shpejtë

Pajisjet me pllaka DisplayPort Intel® F kanë një panel testimi simulues dhe një dizajn harduerësh që mbështet kompilimin dhe testimin e harduerit FPGA dizajni IP examples për Intel Agilex™
DisplayPort Intel FPGA IP ofron dizajnin e mëposhtëm p.shamples:

• Mbrapshtja paralele e DisplayPort SST pa një modul të Rimëkëmbjes së orës Pixel (PCR).
• kthim paralel i DisplayPort SST me ndërfaqe video AXIS

Kur gjeneroni një dizajn ishample, redaktori i parametrave krijon automatikisht fileËshtë e nevojshme për të simuluar, përpiluar dhe testuar dizajnin në harduer.
Figura 1. Zhvillimi StagesInformacione të Përafërta

• Udhëzuesi i përdorimit të DisplayPort Intel FPGA IP
• Migrimi në Intel Quartus Prime Pro Edition

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO 9001:2015 Regjistruar
1.1. Struktura e Drejtorisë
Figura 2. Struktura e Drejtorisë

Tabela 1. Dizajni Shemample Komponentët

Dosjet	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((Blloku i ndërtimit DP PMA UX)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((Blloku i ndërtimit DP PMA UX)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Kërkesat e harduerit dhe softuerit
Intel përdor harduerin dhe softuerin e mëposhtëm për të testuar dizajnin p.shampe:
Hardware

• Kompleti i zhvillimit të serisë Intel Agilex I
• GPU Burimi DisplayPort
• Lavaman DisplayPort (Monitor)
• Rishikimi 8C i kartës së vajzës Bitec DisplayPort FMC
• Kabllot DisplayPort

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Gjenerimi i Dizajnit
Përdorni redaktuesin e parametrave të DisplayPort Intel FPGA IP në softuerin Intel Quartus Prime për të gjeneruar modelin p.shample.
Figura 3. Gjenerimi i rrjedhës së projektimit

1.  Zgjidhni Tools ➤ IP Catalog dhe zgjidhni Intel Agilex F-tile si familjen e pajisjeve të synuara.
   Shënim: Dizajni p.shampAi mbështet vetëm pajisjet me pllaka Intel Agilex F.
2. Në Katalogun IP, gjeni dhe klikoni dy herë DisplayPort Intel FPGA IP. Shfaqet dritarja New IP Variation.
3. Specifikoni një emër të nivelit të lartë për variacionin tuaj të personalizuar të IP-së. Redaktori i parametrave ruan cilësimet e variacionit IP në a file emërtuar .ip.
4. Zgjidhni një pajisje Intel Agilex F-pllakë në fushën Device ose mbani zgjedhjen e parazgjedhur të pajisjes së softuerit Intel Quartus Prime.
5. Klikoni OK. Shfaqet redaktori i parametrave.
6. Konfiguro parametrat e dëshiruar për TX dhe RX.
7. Sipas Dizajnit Exampnë skedën, zgjidhni DisplayPort SST Parallel Loopback Without PCR.
8. Zgjidhni Simulimin për të gjeneruar panelin e testimit dhe zgjidhni Sintezën për të gjeneruar dizajnin e harduerit p.shample. Ju duhet të zgjidhni të paktën një nga këto opsione për të gjeneruar modelin p.shample files. Nëse zgjidhni të dyja, koha e gjenerimit bëhet më e gjatë.
9. Për Target Development Kit, zgjidhni Intel Agilex I-Series SOC Development Kit. Kjo bën që pajisja e synuar e zgjedhur në hapin 4 të ndryshojë për t'u përshtatur me pajisjen në çantën e zhvillimit. Për Intel Agilex I-Series SOC Development Kit, pajisja e parazgjedhur është AGIB027R31B1E2VR0.
10. Klikoni Generate Example Dizajn.

1.4. Simulimi i dizajnit
Dizajni i IP-së DisplayPort Intel FPGA example testbench simulon një dizajn serial loopback nga një shembull TX në një shembull RX. Një modul i brendshëm i gjeneratorit të modeleve video drejton shembullin DisplayPort TX dhe dalja e videos së shembullit RX lidhet me damët CRC në panelin e testimit.
Figura 4. Rrjedha e simulimit të projektimit

1. Shkoni te dosja e simulatorit Synopsys dhe zgjidhni VCS.
2. Ekzekutoni skriptin e simulimit.
   Burimi vcs_sim.sh
3. Skripti kryen Quartus TLG, përpilon dhe ekzekuton panelin e testimit në simulator.
4. Analizoni rezultatin.
   Një simulim i suksesshëm përfundon me krahasimin Burimi dhe Sink SRC.

1.5. Përpilimi dhe testimi i dizajnit
Figura 5. Përpilimi dhe simulimi i dizajnitPër të përpiluar dhe ekzekutuar një test demonstrimi në harduer p.shampnë dizajn, ndiqni këto hapa:

1. Sigurohuni që hardueri p.shampgjenerimi i dizajnit është i plotë.
2. Hapni softuerin Intel Quartus Prime Pro Edition dhe hapeni / quartus/agi_dp_demo.qpf.
3. Klikoni Përpunimi ➤ Filloni përpilimin.
4. Pas përpilimit të suksesshëm, softueri Intel Quartus Prime Pro Edition gjeneron një .sof file në drejtorinë tuaj të specifikuar.
5. Lidhni lidhësin DisplayPort RX në kartën e bijës Bitec me një burim të jashtëm DisplayPort, siç është karta grafike në një PC.
6. Lidhni lidhësin DisplayPort TX në kartën e bijës Bitec me një pajisje lavamani DisplayPort, si p.sh. një analizues video ose një monitor PC.
7.  Sigurohuni që të gjithë çelësat në bordin e zhvillimit të jenë në pozicionin e paracaktuar.
8. Konfiguro pajisjen e zgjedhur Intel Agilex F-Tile në bordin e zhvillimit duke përdorur .sof të gjeneruar file (Mjetet ➤ Programues ).
9. Pajisja e lavamanit DisplayPort shfaq videon e krijuar nga burimi i videos.

Informacione të Përafërta
Udhëzues përdorimi i Kompletit të Zhvillimit FPGA të Intel Agilex I-Series/
1.5.1. ELF rigjenerues File
Si parazgjedhje, ELF file gjenerohet kur gjeneroni dizajnin dinamik p.shample.
Megjithatë, në disa raste, ju duhet të rigjeneroni ELF file nëse modifikoni softuerin file ose rigjeneroni dp_core.qsys file. Rigjenerimi i dp_core.qsys file përditëson .sopcinfo file, e cila kërkon që ju të rigjeneroni ELF file.

1. Shko tek /software dhe modifikoni kodin nëse është e nevojshme.
2. Shkoni në /script dhe ekzekutoni skriptin e mëposhtëm të ndërtimit: burimi build_sw.sh
   • Në Windows, kërkoni dhe hapni Nios II Command Shell. Në Predën e Komandës Nios II, shkoni te /script dhe ekzekutoni burimin build_sw.sh.
   Shënim: Për të ekzekutuar skriptin e ndërtimit në Windows 10, sistemi juaj kërkon Nënsistemet e Windows për Linux (WSL). Për më shumë informacion rreth hapave të instalimit të WSL, referojuni Manualit të Zhvilluesit të Softuerit Nios II.
   • Në Linux, hapni Dizajnuesin e Platformës dhe hapni Tools ➤ Nios II Command Shell. Në Predën e Komandës Nios II, shkoni te /script dhe ekzekutoni burimin build_sw.sh.
3. Sigurohuni që një .kukudh file është krijuar në /software/ dp_demo.
4. Shkarkoni .elfin e krijuar file në FPGA pa e rikompiluar .sof file duke ekzekutuar skriptin e mëposhtëm: nios2-download /software/dp_demo/*.elf
5. Shtypni butonin e rivendosjes në tabelën FPGA që softueri i ri të hyjë në fuqi.

1.6. DisplayPort Intel FPGA IP Design Example Parametrat
Tabela 2. DisplayPort Intel FPGA IP Design Exampkufizimi i QSF për pajisjen Intel Agilex Ftile

Kufizimi i QSF	Përshkrimi
set_global_assignment -emri VERILOG_MACRO "__DISPLAYPORT_support__=1"	Nga Quartus 22.2 e tutje, ky kufizim QSF nevojitet për të mundësuar rrjedhën e personalizuar SRC (Kontrolluesi i rivendosjes së butë) të DisplayPort

Tabela 3. DisplayPort Intel FPGA IP Design ExampParametrat për pajisjen me pllaka Intel Agilex F

Parametri	Vlera	Përshkrimi
Dizajni i disponueshëm Example
Zgjidhni Design	•Asnje •DisplayPort SST Parallel Loopback pa PCR •DisplayPort SST Parallel Loopback me AXIS Video Interface	Zgjidhni dizajnin p.shample të gjenerohet. • Asnjë: Nuk ka dizajn p.shample është i disponueshëm për zgjedhjen e parametrit aktual. •DisplayPort SST Parallel Loopback pa PCR: Ky dizajn p.shampdemonstron kthimin paralel nga fundi i DisplayPort te burimi i DisplayPort pa një modul të Rimëkëmbjes së orës së Pixel (PCR) kur aktivizoni parametrin Aktivizo portin e imazhit të hyrjes në video. •DisplayPort SST Parallel Loopback me AXIS Video Interface: Ky dizajn p.shampdemonstron rikthim paralel nga zhytja e DisplayPort në burimin DisplayPort me ndërfaqen AXIS Video kur Aktivizo Protokollet e të Dhënave të Videove aktive caktohet në AXIS-VVP Full.
Dizajni p.shample Files
Simulimi	Të ndezura	Aktivizoni këtë opsion për të krijuar të nevojshmen files për panelin e testimit të simulimit.
Sinteza	Të ndezura	Aktivizoni këtë opsion për të krijuar të nevojshmen files për kompilimin Intel Quartus Prime dhe dizajnin e harduerit.
Formati i gjeneruar HDL
Gjeneroni File Formati	Verilog, VHDL	Zgjidhni formatin tuaj të preferuar HDL për modelin e krijuar p.shample filevendosur. Shënim: Ky opsion përcakton vetëm formatin për IP-në e nivelit të lartë të gjeneruar files. Të gjitha të tjerat files (p.shample testbenches dhe nivelit të lartë files për demonstrimin e harduerit) janë në formatin Verilog HDL.
Kompleti i zhvillimit të synimeve
Zgjidhni Bordin	•Pa komplet zhvillimi •Seria Intel Agilex I Kompleti i Zhvillimit	Zgjidhni tabelën për dizajnin e synuar p.shample.

Parametri	Vlera	Përshkrimi
		•No Development Kit: Ky opsion përjashton të gjitha aspektet harduerike për dizajnin p.shample. Bërthama P vendos të gjitha caktimet e pineve në kunjat virtuale. •Intel Agilex I-Series FPGA Development Kit: Ky opsion zgjedh automatikisht pajisjen e synuar të projektit që të përputhet me pajisjen në këtë komplet zhvillimi. Ju mund të ndryshoni pajisjen e synuar duke përdorur parametrin "Ndrysho pajisjen e synuar" nëse versioni i bordit tuaj ka një variant tjetër pajisjeje. Bërthama IP vendos të gjitha caktimet e pineve sipas kompletit të zhvillimit. Shënim: Projektimi paraprak P.shample nuk është verifikuar funksionalisht në harduer në këtë version të Quartus. •Kit për Zhvillim personal: Ky opsion lejon dizajnin p.shampdo të testohet në një komplet zhvillimi të palëve të treta me një Intel FPGA. Mund t'ju duhet të vendosni vetë caktimet e pinit.
Pajisja e synuar
Ndrysho pajisjen e synuar	Të ndezura	Aktivizoni këtë opsion dhe zgjidhni variantin e preferuar të pajisjes për kompletin e zhvillimit.

Dizajni Paralel Loopback Examples

Dizajni i IP-së DisplayPort Intel FPGA exampAto demonstrojnë kthim paralel nga shembulli DisplayPort RX në shembullin DisplayPort TX pa një modul të Rimëkëmbjes së orës së Pixel (PCR).
Tabela 4. DisplayPort Intel FPGA IP Design Example për pajisjen me pllaka Intel Agilex F

Dizajni p.shample	Emërtimi	Norma e të dhënave	Modaliteti i kanalit	Lloji Loopback
DisplayPort SST kthim paralel pa PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralele pa PCR
kthim paralel i DisplayPort SST me ndërfaqe video AXIS	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelisht me ndërfaqen video AXIS

2.1. Intel Agilex F-tjegull DisplayPort SST Dizajni paralel me kthim prapa Veçoritë
Dizajni i kthimit paralel SST p.shamples demonstrojnë transmetimin e një transmetimi të vetëm video nga zhytja e DisplayPort në burimin DisplayPort.
Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime. *Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO 9001:2015 Regjistruar
Figura 6. Intel Agilex F-pllakë DisplayPort SST Kthim paralel pa PCR

• Në këtë variant, parametri i burimit DisplayPort, TX_SUPPORT_IM_ENABLE, është i aktivizuar dhe përdoret ndërfaqja e imazhit të videos.
• Lavamani DisplayPort merr transmetim video dhe ose audio nga burimi i jashtëm i videos si GPU dhe e deshifron atë në ndërfaqe paralele video.
• Dalja e videos së lavamanit DisplayPort drejton drejtpërdrejt ndërfaqen e videos burimore të DisplayPort dhe kodon në lidhjen kryesore të DisplayPort përpara se të transmetohet në monitor.
• IOPLL drejton të dyja orët e videove të sinkronit të DisplayPort dhe burimit në një frekuencë fikse.
• Nëse fundi i DisplayPort dhe parametri MAX_LINK_RATE i burimit është konfiguruar në HBR3 dhe PIXELS_PER_CLOCK është konfiguruar në Quad, ora e videos funksionon në 300 MHz për të mbështetur shpejtësinë e pikselit 8Kp30 (1188/4 = 297 MHz).

Figura 7. Intel Agilex F-pllakë DisplayPort SST Kthim paralel me AXIS Video Ndërfaqja

• Në këtë variant, parametri i burimit dhe lavazhit DisplayPort, zgjidhni AXIS-VVP FULL në ENABLE ACTIVE VIDEO DATA PROTOCOLS për të aktivizuar Axis Video Data Interface.
• Lavamani DisplayPort merr transmetim video dhe ose audio nga burimi i jashtëm i videos si GPU dhe e deshifron atë në ndërfaqe paralele video.
• Lavamani DisplayPort konverton transmetimin e të dhënave video në të dhëna video në bosht dhe drejton ndërfaqen e të dhënave video të boshtit burimor DisplayPort përmes Bufferit të Kornizës Video VVP. Burimi i DisplayPort konverton të dhënat video të boshtit në lidhjen kryesore të DisplayPort përpara se t'i transmetojë në monitor.
• Në këtë variant dizajni, ekzistojnë tre orë video kryesore, përkatësisht rx/tx_axi4s_clk, rx_vid_clk dhe tx_vid_clk. axi4s_clk funksionon në 300 MHz për të dy modulet AXIS në Source dhe Sink. rx_vid_clk ekzekuton tubacionin DP Sink Video në 300 MHz (për të mbështetur çdo rezolucion deri në 8Kp30 4PIP), ndërsa tx_vid_clk ekzekuton tubacionin DP Source Video në frekuencën aktuale të Orës Pixel (të ndarë me PIP).
• Ky variant dizajni konfiguron automatikisht frekuencën tx_vid_clk përmes programimit I2C në SI5391B OSC në bord kur dizajni zbulon një ndërprerës në rezolucionin.
• Ky variant dizajni demonstron vetëm një numër fiks rezolucionesh siç paracaktohet në softuerin DisplayPort, përkatësisht:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. Skema e orës
Skema e orës ilustron domenet e orës në dizajnin IP të DisplayPort Intel FPGA example.
Figura 8. Skema e fiksimit të Transceiver Transceiver-it me pllaka Intel Agilex F-tileTabela 5. Sinjalet e skemës së orës

Ora në diagram	Përshkrimi
refclk SysPLL	Ora e referencës me pllaka F të Sistemit PLL, e cila mund të jetë çdo frekuencë e orës që mund të ndahet me PLL të sistemit për atë frekuencë dalëse. Në këtë dizajn, p.shample, system_pll_clk_link dhe rx/tx refclk_link ndajnë të njëjtin refclk SysPLL 150 MHz.

Ora në diagram	Përshkrimi
	Duhet të jetë një orë e lirë që funksionon, e cila është e lidhur nga një pikë e dedikuar e orës referuese të transmetuesit në portën e orës hyrëse të IP-së së Referencës dhe të Sistemit PLL Clocks, përpara se të lidhni portën përkatëse të daljes me DisplayPort Phy Top. Shënim: Për këtë dizajn p.shample, konfiguroni Clock Controller GUI Si5391A OUT6 në 150 MHz.
lidhjen e sistemit pll clk	Frekuenca minimale e daljes së Sistemit PLL për të mbështetur të gjithë shpejtësinë e DisplayPort është 320 MHz. Ky dizajn p.shample përdor një frekuencë dalëse 900 MHz (më e lartë) në mënyrë që refclk SysPLL të mund të ndahet me rx/tx refclk_link që është 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR dhe Tx PLL Link refclk që u fiksuan në 150 MHz për të mbështetur të gjithë shpejtësinë e të dhënave të DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Lidhja e orës së shpejtësisë me bërthamën IP të DisplayPort. Frekuenca ekuivalente me Shpejtësia e të Dhënave, pjesëtimi me gjerësinë e të dhënave paralele. Exampe: Frekuenca = shpejtësia e të dhënave / gjerësia e të dhënave = 8.1 G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Tabela e testimit të simulimit
Tabela e testimit të simulimit simulon kthimin serial të DisplayPort TX në RX.
Figura 9. Diagrami i bllokut të testit të simulimit të modalitetit të thjeshtë të simulimit të DisplayPort Intel FPGA IPTabela 6. Përbërësit e panelit të testimit

Komponenti	Përshkrimi
Gjenerator i modelit të videove	Ky gjenerator prodhon modele shiritash ngjyrash që mund t'i konfiguroni. Mund të parametrizoni kohën e formatit të videos.
Kontrolli i panelit të testimit	Ky bllok kontrollon sekuencën e testimit të simulimit dhe gjeneron sinjalet e nevojshme stimuluese në bërthamën TX. Blloku i kontrollit të panelit të provës lexon gjithashtu vlerën CRC nga burimi dhe lavamani për të bërë krahasime.
Kontrolluesi i frekuencës së orës së shpejtësisë RX Link	Ky kontrollues verifikon nëse frekuenca e orës së rikuperuar nga transmetuesi RX përputhet me shpejtësinë e dëshiruar të të dhënave.
Kontrolluesi i frekuencës së orës së shpejtësisë së lidhjes TX	Ky kontrollues verifikon nëse frekuenca e orës së rikuperuar nga transmetuesi TX përputhet me shpejtësinë e dëshiruar të të dhënave.

Paneli i testimit të simulimit bën verifikimet e mëposhtme:
Tabela 7. Verifikimet e panelit të testimit

Kriteret e testimit	Verifikimi
• Lidhja e Trajnimit në Data Rate HBR3 • Lexoni regjistrat DPCD për të kontrolluar nëse Statusi DP vendos dhe mat frekuencën e shpejtësisë së lidhjes TX dhe RX.	Integron Kontrolluesin e Frekuencës për të matur shpejtësinë e lidhjes Dalja e frekuencës së orës nga transmetuesi TX dhe RX.
• Ekzekutoni modelin e videos nga TX në RX. • Verifikoni CRC për burimin dhe lavamanin për të kontrolluar nëse përputhen	• Lidh gjeneratorin e modelit të videos me Burimin DisplayPort për të gjeneruar modelin e videos. • Kontrolli Testbench më pas lexon burimin dhe Sink CRC nga regjistrat DPTX dhe DPRX dhe krahasohet për të siguruar që të dyja vlerat CRC janë identike. Shënim: Për t'u siguruar që CRC është llogaritur, duhet të aktivizoni parametrin e automatizimit të testit Support CTS.

Historia e rishikimit të dokumentit për F-Tile DisplayPort Intel FPGA IP Design ExampUdhëzuesi i Përdoruesit

Versioni i dokumentit	Versioni i Intel Quartus Prime	Versioni IP	Ndryshimet
2022.09.02	22.	20.0.1	•Titulli i dokumentit është ndryshuar nga DisplayPort Intel Agilex F-Tile FPGA IP Design ExampUdhëzuesi i përdorimit për F-Tile DisplayPort Intel FPGA IP Design ExampLe Udhëzuesi i Përdoruesit. •Aktivizuar AXIS Video Design Exampvariant le. •Hiq dizajnin Static Rate dhe e zëvendësoi me Multi Rate Design Example. •E hoqi shënimin në Dizajn IP të DisplayPort Intel FPGA ExampUdhëzuesi i Fillimit të Shpejtë që thotë se versioni i softuerit Intel Quartus Prime 21.4 mbështet vetëm Design Preliminary Examples. •Zëvendësohet figura e Strukturës së Drejtorisë me figurën e duhur. •U shtua një seksion Rigjenerues ELF File nën Përpilimi dhe Testimi i Dizajnit. •Përditësuar seksionin Kërkesat e Hardware dhe Software për të përfshirë pajisje shtesë kërkesat.
2021.12.13	21.	20.0.0	Lëshimi fillestar.

Korporata Intel. Të gjitha të drejtat e rezervuara. Intel, logoja e Intel dhe markat e tjera Intel janë marka tregtare të Intel Corporation ose filialeve të saj. Intel garanton performancën e produkteve të saj FPGA dhe gjysmëpërçuese sipas specifikimeve aktuale në përputhje me garancinë standarde të Intel, por rezervon të drejtën të bëjë ndryshime në çdo produkt dhe shërbim në çdo kohë pa paralajmërim. Intel nuk merr përsipër asnjë përgjegjësi ose përgjegjësi që rrjedh nga aplikimi ose përdorimi i ndonjë informacioni, produkti ose shërbimi të përshkruar këtu, përveçse kur është rënë dakord shprehimisht me shkrim nga Intel. Klientët e Intel këshillohen të marrin versionin më të fundit të specifikimeve të pajisjes përpara se të mbështeten në çdo informacion të publikuar dhe përpara se të bëjnë porosi për produkte ose shërbime.
*Emra dhe marka të tjera mund të pretendohen si pronë e të tjerëve.
ISO 9001:2015 Regjistruar

Versioni Online
Dërgo koment
UG-20347
ID: 709308
Versioni: 2022.09.02

Dokumentet / Burimet

Intel F-Tile DisplayPort FPGA IP Design Example [pdfUdhëzuesi i përdoruesit F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referencat

• Manuali i Përdoruesit