F-Tile DisplayPort FPGA IP Tasarım Example
Kullanıcı Kılavuzu
F-Tile DisplayPort FPGA IP Tasarım Example
Intel® Quartus® Prime Design Suite için güncellendi: 22.2 IP Sürümü: 21.0.1
DisplayPort Intel FPGA IP Tasarım ExampHızlı Başlangıç Kılavuzu
DisplayPort Intel® F-tile cihazları, simülasyon test ortamına ve derleme ve donanım testini destekleyen FPGA IP tasarımını destekleyen bir donanım tasarımına sahiptir.ampIntel Agilex™ için dosyalar
DisplayPort Intel FPGA IP, aşağıdaki tasarımı sunar:ampŞunlar:
- Piksel Saat Kurtarma (PCR) modülü olmadan DisplayPort SST paralel geri döngü
- AXIS Video Arayüzü ile DisplayPort SST paralel geri döngü
Eski bir tasarım oluşturduğunuzdaample, parametre düzenleyici otomatik olarak oluşturur filetasarımı donanımda simüle etmek, derlemek ve test etmek için gereklidir.
Şekil 1. Geliştirme Stages
İlgili Bilgiler
- DisplayPort Intel FPGA IP Kullanım Kılavuzu
- Intel Quartus Prime Pro Edition'a Geçiş
Intel Kurumu. Her hakkı saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin performansını Intel'in standart garantisine uygun olarak mevcut spesifikasyonlara göre garanti eder, ancak herhangi bir zamanda önceden haber vermeksizin herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, Intel tarafından yazılı olarak açıkça kabul edilmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerine, yayınlanan herhangi bir bilgiye güvenmeden ve ürün ya da hizmet siparişi vermeden önce aygıt özelliklerinin en son sürümünü edinmeleri önerilir.
*Diğer isimler ve markalar başkalarının mülkiyetinde olabilir.
ISO 9001: 2015 Kayıtlı
1.1. Dizin Yapısı
Şekil 2. Dizin Yapısı
Tablo 1. Tasarım Örn.ample Bileşenleri
| Klasörler | Files |
| rtl/çekirdek | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((DP PMA UX yapı taşı) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . sv | |
| rtl/tx_phy | dp_gxb_rx/ ((DP PMA UX yapı taşı) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Donanım ve Yazılım Gereksinimleri
Intel, eski tasarımı test etmek için aşağıdaki donanım ve yazılımı kullanıramptarih:
Donanım
- Intel Agilex I-Serisi Geliştirme Kiti
- DisplayPort Kaynak GPU'su
- DisplayPort Lavabo (Monitör)
- Bitec DisplayPort FMC ek kartı Revizyon 8C
- DisplayPort kabloları
Yazılım
- Intel Quartus® Prime
- Özet* VCS Simülatörü
1.3. Tasarımın Oluşturulması
Ex tasarımını oluşturmak için Intel Quartus Prime yazılımındaki DisplayPort Intel FPGA IP parametre düzenleyicisini kullanın.ampley.
Şekil 3. Tasarım Akışını Oluşturma
- Araçlar ➤ IP Kataloğu'nu seçin ve hedef aygıt ailesi olarak Intel Agilex F-tile'yi seçin.
Not: tasarım eskiample yalnızca Intel Agilex F-tile aygıtlarını destekler. - IP Katalogunda, DisplayPort Intel FPGA IP'yi bulun ve çift tıklayın. Yeni IP Varyasyonu penceresi görünür.
- Özel IP varyasyonunuz için bir üst düzey ad belirtin. Parametre düzenleyici, IP varyasyon ayarlarını bir file adlı .ip.
- Cihaz alanında bir Intel Agilex F-tile cihazı seçin veya varsayılan Intel Quartus Prime yazılım cihazı seçimini koruyun.
- Tamam'ı tıklayın. Parametre düzenleyici görünür.
- Hem TX hem de RX için istenen parametreleri yapılandırın.
- Design Ex kapsamındaampsekmesinde, PCR Olmadan DisplayPort SST Parallel Loopback'i seçin.
- Test ortamını oluşturmak için Simülasyon'u seçin ve eski donanım tasarımını oluşturmak için Sentez'i seçin.ample. Ex tasarımını oluşturmak için bu seçeneklerden en az birini seçmelisiniz.ample fileS. Her ikisini de seçerseniz oluşturma süresi uzar.
- Hedef Geliştirme Kiti için Intel Agilex I-Serisi SOC Geliştirme Kitini seçin. Bu, 4. adımda seçilen hedef cihazın geliştirme kitindeki cihazla eşleşecek şekilde değişmesine neden olur. Intel Agilex I-Serisi SOC Geliştirme Kiti için varsayılan cihaz AGIB027R31B1E2VR0'dır.
- Eski Oluştur'u tıklayınampTasarım.
1.4. Tasarımın Simüle Edilmesi
DisplayPort Intel FPGA IP tasarımı eskiample testbench, bir TX örneğinden bir RX örneğine bir seri geri döngü tasarımını simüle eder. Dahili bir video modeli oluşturucu modülü, DisplayPort TX bulut sunucusunu çalıştırır ve RX bulut sunucusu video çıkışı, test tezgahındaki CRC denetleyicilerine bağlanır.
Şekil 4. Tasarım Simülasyon Akışı
- Synopsys simulator klasörüne gidin ve VCS'yi seçin.
- Simülasyon betiğini çalıştırın.
Kaynak vcs_sim.sh - Betik, Quartus TLG'yi gerçekleştirir, simülatörde testbench'i derler ve çalıştırır.
- Sonucu analiz edin.
Başarılı bir simülasyon, Kaynak ve Havuz SRC karşılaştırması ile sona erer.
1.5. Tasarımın Derlenmesi ve Test Edilmesi
Şekil 5. Tasarımın Derlenmesi ve Simüle Edilmesi
Eski donanım üzerinde bir gösteri testi derlemek ve çalıştırmak içinample tasarım, şu adımları izleyin:
- Donanım eski olduğundan emin olunample tasarım üretimi tamamlandı.
- Intel Quartus Prime Pro Edition yazılımını başlatın ve açın / quartus/agi_dp_demo.qpf.
- İşleme ➤ Derlemeyi Başlat'a tıklayın.
- Başarılı derlemenin ardından Intel Quartus Prime Pro Edition yazılımı bir .sof dosyası oluşturur. file belirttiğiniz dizinde.
- Bitec ek kartındaki DisplayPort RX konektörünü bilgisayardaki grafik kartı gibi harici bir DisplayPort kaynağına bağlayın.
- Bitec ek kartındaki DisplayPort TX konektörünü video analizörü veya bilgisayar monitörü gibi bir DisplayPort havuz cihazına bağlayın.
- Geliştirme panosundaki tüm anahtarların varsayılan konumda olduğundan emin olun.
- Oluşturulan .sof dosyasını kullanarak seçilen Intel Agilex F-Tile cihazını geliştirme kartında yapılandırın file (Araçlar ➤ Programcı ).
- DisplayPort havuz cihazı, video kaynağından oluşturulan videoyu görüntüler.
İlgili Bilgiler
Intel Agilex I-Serisi FPGA Geliştirme Kiti Kullanıcı Kılavuzu/
1.5.1. ELF'nin yenilenmesi File
Varsayılan olarak ELF file dinamik tasarımı oluşturduğunuzda oluşturulur.ampley.
Ancak bazı durumlarda ELF'yi yeniden oluşturmanız gerekir. file yazılımı değiştirirseniz file veya dp_core.qsys dosyasını yeniden oluşturun file. dp_core.qsys dosyasının yeniden oluşturulması file .sopcinfo'yu günceller fileELF'yi yeniden oluşturmanızı gerektiren file.
- Git /software yazın ve gerekirse kodu düzenleyin.
- Git /script ve aşağıdaki derleme komut dosyasını yürütün: source build_sw.sh
• Windows'ta Nios II Komut Kabuğu'nu arayın ve açın. Nios II Komut Kabuğu'nda şuraya gidin: /script ve build_sw.sh kaynağını çalıştır.
Not: Windows 10'da derleme komut dosyasını yürütmek için sisteminizin Linux için Windows Alt Sistemlerine (WSL) ihtiyacı vardır. WSL kurulum adımları hakkında daha fazla bilgi için Nios II Yazılım Geliştirici El Kitabı'na bakın.
• Linux'ta Platform Tasarımcısını başlatın ve Araçlar ➤ Nios II Komut Kabuğu'nu açın. Nios II Komut Kabuğu'nda şuraya gidin: /script ve build_sw.sh kaynağını çalıştır. - Bir .elf olduğundan emin olun file içinde oluşturulur /software/ dp_demo.
- Oluşturulan .elf dosyasını indirin file .sof dosyasını yeniden derlemeden FPGA'ye aktarın file aşağıdaki betiği çalıştırarak: nios2-download /software/dp_demo/*.elf
- Yeni yazılımın etkili olması için FPGA kartı üzerindeki sıfırlama düğmesine basın.
1.6. DisplayPort Intel FPGA IP Tasarım ExampParametreler
Tablo 2. DisplayPort Intel FPGA IP Design ExampIntel Agilex Ftile Cihazı için le QSF kısıtlaması
| QSF Kısıtlaması |
Tanım |
| set_global_atama -name VERILOG_MACRO “__DISPLAYPORT_support__=1” |
Quartus 22.2'den itibaren, DisplayPort özel SRC (Yazılım Sıfırlama Denetleyicisi) akışını etkinleştirmek için bu QSF kısıtlaması gereklidir |
Tablo 3. DisplayPort Intel FPGA IP Design Example Intel Agilex F-tile Aygıtı için Parametreler
| Parametre | Değer | Tanım |
| Mevcut Tasarım Example | ||
| Tasarım Seçin | •Hiçbiri • PCR olmadan DisplayPort SST Paralel Geri Döngü • AXIS Video Arayüzü ile DisplayPort SST Paralel Geri Döngü |
Eski tasarımı seçinampoluşturulacak le. •Yok: Tasarım örneği yokampGeçerli parametre seçimi için dosya mevcuttur. • PCR olmadan DisplayPort SST Paralel Geri Döngü: Bu tasarım eskiampVideo Giriş Görüntü Bağlantı Noktasını Etkinleştir parametresini açtığınızda, bir Piksel Saat Kurtarma (PCR) modülü olmadan DisplayPort havuzundan DisplayPort kaynağına paralel geri döngüyü gösterir. • AXIS Video Arayüzü ile DisplayPort SST Paralel Geri Döngü: Bu tasarım örneğiampDosya, Aktif Video Veri Protokollerini Etkinleştir seçeneği AXIS-VVP Tam olarak ayarlandığında, AXIS Video arayüzü ile DisplayPort havuzundan DisplayPort kaynağına paralel geri dönüşü gösterir. |
| Tasarım Eskiample Files | ||
| Simülasyon | Açık, kapalı | Gerekli olanı oluşturmak için bu seçeneği açın. fileSimülasyon test tezgahı için s. |
| Sentez | Açık, kapalı | Gerekli olanı oluşturmak için bu seçeneği açın. fileIntel Quartus Prime derlemesi ve donanım tasarımı için. |
| Oluşturulan HDL Biçimi | ||
| Oluştur File Biçim | Verilog, VHDL | Oluşturulan tasarım için tercih ettiğiniz HDL formatını seçin.ample fileayarlamak. Not: Bu seçenek yalnızca oluşturulan üst düzey IP'nin biçimini belirler. files. Diğer tüm files (örn.ample testbenches ve üst seviye filedonanım gösterimi için) Verilog HDL biçimindedir. |
| Hedef Geliştirme Kiti | ||
| Pano Seç | •Geliştirme Kiti Yok •Intel Agilex I-Serisi Geliştirme Kiti |
Hedeflenen tasarım için panoyu seçinampley. |
| Parametre | Değer | Tanım |
| •Geliştirme Kiti Yok: Bu seçenek, eski tasarım için tüm donanım unsurlarını hariç tutar.ample. P çekirdeği tüm pin atamalarını sanal pinlere ayarlar. •Intel Agilex I-Serisi FPGA Geliştirme Kiti: Bu seçenek, projenin hedef cihazını bu geliştirme kitindeki cihazla eşleşecek şekilde otomatik olarak seçer. Anakart revizyonunuzun farklı bir cihaz çeşidi varsa, Hedef Cihazı Değiştir parametresini kullanarak hedef cihazı değiştirebilirsiniz. IP çekirdeği tüm pin atamalarını geliştirme kitine göre ayarlar. Not: Ön Tasarım Örneğiample, bu Quartus sürümünde donanım üzerinde işlevsel olarak doğrulanmamıştır. •Özel Geliştirme Kiti: Bu seçenek, eski tasarımınampDosya, Intel FPGA içeren bir üçüncü taraf geliştirme kiti üzerinde test edilecek. Pim atamalarını kendi başınıza ayarlamanız gerekebilir. |
||
| Hedef cihaz | ||
| Hedef Cihazı Değiştir | Açık, kapalı | Bu seçeneği etkinleştirin ve geliştirme kiti için tercih edilen cihaz varyantını seçin. |
Paralel Geri Döngü Tasarımı Örn.amples
DisplayPort Intel FPGA IP tasarımı eskiampDosyalarda, Pixel Clock Recovery (PCR) modülü olmadan DisplayPort RX örneğinden DisplayPort TX örneğine paralel geri döngü gösterilmektedir.
Tablo 4. DisplayPort Intel FPGA IP Design ExampIntel Agilex F-tile Aygıtı için dosya
| Tasarım Eskiample | Tanımlama | Veri Oranı | Kanal Modu | Geri Döngü Türü |
| PCR olmadan DisplayPort SST paralel geri döngü | DisplayPort SST'si | RBR, HRB, HRB2, HBR3 | Simpleks | PCR olmadan paralel |
| AXIS Video Arayüzü ile DisplayPort SST paralel geri döngü | DisplayPort SST'si | RBR, HRB, HRB2, HBR3 | Simpleks | AXIS Video Arayüzü ile Paralel |
2.1. Intel Agilex F-tile DisplayPort SST Paralel Geri Döngü Tasarımı Özellikler
SST paralel geridöngü tasarımı eskiampdosyalar, tek bir video akışının DisplayPort havuzundan DisplayPort kaynağına aktarımını gösterir.
Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.
ISO 9001: 2015 Kayıtlı
Şekil 6. PCR'siz Intel Agilex F-tile DisplayPort SST Paralel Loopback
- Bu varyantta, DisplayPort kaynağının TX_SUPPORT_IM_ENABLE parametresi açılır ve video görüntü arabirimi kullanılır.
- DisplayPort havuzu, GPU gibi harici video kaynağından video ve/veya ses akışını alır ve bunun kodunu paralel video arabiriminde çözer.
- DisplayPort havuz video çıkışı, DisplayPort kaynak video arabirimini doğrudan çalıştırır ve monitöre iletmeden önce DisplayPort ana bağlantısını kodlar.
- IOPLL, hem DisplayPort havuzunu hem de kaynak video saatlerini sabit bir frekansta çalıştırır.
- DisplayPort havuzu ve kaynağının MAX_LINK_RATE parametresi HBR3 olarak yapılandırılmışsa ve PIXELS_PER_CLOCK Dörtlü olarak yapılandırılmışsa, video saati 300Kp8 piksel hızını (30/1188 = 4 MHz) desteklemek için 297 MHz'de çalışır.
Şekil 7. AXIS Videolu Intel Agilex F-tile DisplayPort SST Paralel Geri Döngü Arayüz
- Bu varyantta, DisplayPort kaynak ve havuz parametresinde, Axis Video Veri Arayüzünü etkinleştirmek için AKTİF VİDEO VERİ PROTOKOLLERİNİ ETKİNLEŞTİR'de AXIS-VVP FULL seçeneğini seçin.
- DisplayPort havuzu, GPU gibi harici video kaynağından video ve/veya ses akışını alır ve bunun kodunu paralel video arabiriminde çözer.
- DisplayPort Sink, video veri akışını eksen video verilerine dönüştürür ve VVP Video Çerçeve Arabelleği aracılığıyla DisplayPort kaynak eksen video veri arayüzünü çalıştırır. DisplayPort Source, eksen video verilerini monitöre aktarmadan önce DisplayPort ana bağlantısına dönüştürür.
- Bu tasarım varyantında üç ana video saati vardır: rx/tx_axi4s_clk, rx_vid_clk ve tx_vid_clk. axi4s_clk, Source ve Sink'teki her iki AXIS modülü için 300 MHz'de çalışır. rx_vid_clk, DP Sink Video ardışık düzenini 300 MHz'de çalıştırır (8Kp30 4PIP'ye kadar herhangi bir çözünürlüğü desteklemek için), tx_vid_clk ise DP Kaynak Video ardışık düzenini gerçek Piksel Saat frekansında (PIP'lere bölünmüş) çalıştırır.
- Bu tasarım çeşidi, tasarım çözünürlükte bir anahtar tespit ettiğinde tx_vid_clk frekansını I2C programlama aracılığıyla yerleşik SI5391B OSC'ye otomatik olarak yapılandırır.
- Bu tasarım çeşidi yalnızca DisplayPort yazılımında önceden tanımlandığı gibi sabit sayıda çözünürlüğü gösterir:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Saatleme Şeması
Saatleme şeması, Ex DisplayPort Intel FPGA IP tasarımındaki saat etki alanlarını gösterir.ampley.
Şekil 8. Intel Agilex F-tile DisplayPort Alıcı-verici saatleme şeması
Tablo 5. Saatleme Şeması Sinyalleri
| Diyagramdaki saat |
Tanım |
| SysPLL refclk | Söz konusu çıkış frekansı için Sistem PLL tarafından bölünebilen herhangi bir saat frekansı olabilen F-tile System PLL referans saati. Bu tasarımda eskiample, system_pll_clk_link ve rx/tx refclk_link aynı 150 MHz SysPLL refclk'yi paylaşır. |
| Diyagramdaki saat | Tanım |
| İlgili çıkış bağlantı noktasını DisplayPort Phy Top'a bağlamadan önce, özel bir alıcı-verici referans saat piminden Referans ve Sistem PLL Saatler IP'sinin giriş saat bağlantı noktasına bağlanan, serbest çalışan bir saat olmalıdır. Not: Bu tasarım örneği içinampDosya, Saat Denetleyicisi GUI Si5391A OUT6'yı 150 MHz olarak yapılandırın. |
|
| sistem pll clk linki | Tüm DisplayPort hızlarını destekleyen minimum Sistem PLL çıkış frekansı 320 MHz'dir. Bu tasarım eskiampDosya, SysPLL refclk'nin 900 MHz olan rx/tx refclk_link ile paylaşılabilmesi için 150 MHz (en yüksek) çıkış frekansını kullanır. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Tüm DisplayPort veri hızlarını desteklemek için 150 MHz'e sabitlenen Rx CDR ve Tx PLL Bağlantı refclk. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Bağlantı Hızı DisplayPort IP çekirdeğini izlemek için saat. Veri Hızına eşdeğer frekans, paralel veri genişliğine bölünür. Examptarih: Frekans = veri hızı / veri genişliği = 8.1G (HBR3) / 40 bit = 202.5 MHz |
2.3. Simülasyon Test Tezgahı
Simülasyon test tezgahı, DisplayPort TX seri geri döngüsünü RX'e simüle eder.
Şekil 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Blok Diyagramı
Tablo 6. Test Bench Bileşenleri
| Bileşen | Tanım |
| Video Modeli Oluşturucu | Bu oluşturucu, yapılandırabileceğiniz renk çubuğu desenleri üretir. Video biçimi zamanlamasını parametrelendirebilirsiniz. |
| Test Tezgahı Kontrolü | Bu blok, simülasyonun test sırasını kontrol eder ve TX çekirdeğine gerekli uyaran sinyallerini üretir. Testbench kontrol bloğu, karşılaştırma yapmak için hem kaynaktan hem de alıcıdan gelen CRC değerini de okur. |
| RX Bağlantı Hızı Saat Frekans Denetleyicisi | Bu denetleyici, RX alıcı-vericinin kurtarılan saat frekansının istenen veri hızıyla eşleşip eşleşmediğini doğrular. |
| TX Bağlantı Hızı Saat Frekans Denetleyicisi | Bu denetleyici, TX alıcı-vericinin kurtarılan saat frekansının istenen veri hızıyla eşleşip eşleşmediğini doğrular. |
Simülasyon test tezgahı aşağıdaki doğrulamaları yapar:
Tablo 7. Test Bench Doğrulamaları
| Test Kriterleri |
Doğrulama |
| • HBR3 Veri Hızında Bağlantı Eğitimi • DP Durumunun hem TX hem de RX Bağlantı Hızı frekansını ayarlayıp ölçmediğini kontrol etmek için DPCD kayıtlarını okuyun. |
Bağlantı Hızını ölçmek için Frekans Denetleyicisini entegre eder TX ve RX alıcı-vericisinden saatin frekans çıkışı. |
| • Video modelini TX'den RX'e çalıştırın. • Eşleşip eşleşmediklerini kontrol etmek için hem kaynak hem de havuz için CRC'yi doğrulayın |
• Video modelini oluşturmak için video modeli oluşturucuyu DisplayPort Kaynağına bağlar. • Testbench kontrolü daha sonra DPTX ve DPRX kayıtlarından hem Source hem de Sink CRC'yi okur ve her iki CRC değerinin aynı olduğundan emin olmak için karşılaştırır. Not: CRC'nin hesaplandığından emin olmak için Destek CTS test otomasyonu parametresini etkinleştirmeniz gerekir. |
F-Tile DisplayPort Intel FPGA IP Design Ex için Belge Revizyon GeçmişiampKullanıcı Kılavuzu
| Belge Sürümü | Intel Quartus Prime Sürümü | IP Sürümü | Değişiklikler |
| 2022.09.02 | 22. | 20.0.1 | •DisplayPort Intel Agilex F-Tile FPGA IP Design Ex'den belge başlığı değiştirildiampF-Tile DisplayPort Intel FPGA IP Design Ex Kullanıcı Kılavuzuample Kullanım Kılavuzu. • AXIS Video Design Ex etkinleştirildiample varyantı. • Statik Hız tasarımı kaldırıldı ve Çoklu Hız Tasarımı Ex ile değiştirildiampley. •DisplayPort Intel FPGA IP Design Ex'deki not kaldırıldıampIntel Quartus Prime 21.4 yazılım sürümünün yalnızca Preliminary Design Ex'i desteklediğini belirten Hızlı Başlangıç Kılavuzuamples. •Dizin Yapısı şekli doğru şekil ile değiştirildi. • ELF'nin Yenilenmesi bölümü eklendi File Tasarımın Derlenmesi ve Test Edilmesi altında. •Ek donanım içerecek şekilde Donanım ve Yazılım Gereksinimleri bölümü güncellendi Gereksinimler. |
| 2021.12.13 | 21. | 20.0.0 | İlk sürüm. |
Intel Kurumu. Her hakkı saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin performansını Intel'in standart garantisine uygun olarak mevcut spesifikasyonlara göre garanti eder, ancak herhangi bir zamanda önceden haber vermeksizin herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, Intel tarafından yazılı olarak açıkça kabul edilmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerine, yayınlanan herhangi bir bilgiye güvenmeden ve ürün ya da hizmet siparişi vermeden önce aygıt özelliklerinin en son sürümünü edinmeleri önerilir.
*Diğer isimler ve markalar başkalarının mülkiyetinde olabilir.
ISO 9001: 2015 Kayıtlı
Çevrimiçi sürüm
Geri bildirim gönder
UG-20347
Kimlik: 709308
Sürüm: 2022.09.02
Belgeler / Kaynaklar
 |
intel F-Tile DisplayPort FPGA IP Tasarım Example [pdf] Kullanıcı Kılavuzu F-Tile DisplayPort FPGA IP Tasarım Exampdosya, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Tasarım Example, UG-20347, 709308 |
