intel FPGA Programmable Akselerasi Card N3000 Guide pamaké

Bubuka

Latar

Intel FPGA Programmable Akselerasi Card N3000 dina jaringan aksés radio virtualized (vRAN) merlukeun rojongan pikeun IEEE1588v2 salaku Precision Time Protocol (PTP) Telecom Budak Jam (T-TSC) pikeun ngajadwalkeun tugas software appropriately. Intel Ethernet Controller XL710 dina Intel® FPGA PAC N3000 nyayogikeun dukungan IEEE1588v2. Tapi, jalur data FPGA ngenalkeun jitter anu mangaruhan kinerja PTP. Nambahkeun sirkuit jam transparan (T-TC) ngamungkinkeun Intel FPGA PAC N3000 pikeun ngimbangan latency internal FPGA na sareng ngirangan épék jitter, anu ngamungkinkeun T-TSC ngira-ngira Time of Day (ToD) Grandmaster sacara éfisién.

Tujuan

Tés ieu ngesahkeun pamakéan Intel FPGA PAC N3000 salaku budak IEEE1588v2 di Open Radio Access Network (O-ran). Dokumén ieu ngajelaskeun:

• Setélan tés
• Prosés verifikasi
• Evaluasi kinerja mékanisme jam transparan dina jalur FPGA of Intel FPGA PAC N3000
• Kinerja PTP Intel FPGA PAC N3000 Kinerja Intel FPGA PAC N3000 ngadukung jam transparan nyaéta
  dibandingkeun sareng Intel FPGA PAC N3000 tanpa jam transparan ogé sareng kartu Ethernet sanés XXV710 dina kaayaan lalu lintas sareng konfigurasi PTP.

Fitur sarta Watesan

Fitur sareng watesan validasi pikeun dukungan Intel FPGA PAC N3000 IEEE1588v2 nyaéta kieu:

• Tumpukan parangkat lunak anu dianggo: Proyék PTP Linux (PTP4l)
• Ngarojong pro telekomunikasi di handap ieufiles:
  •  1588v2 (standar)
  • G.8265.1
  • G.8275.1
• Ngarojong dua-hambalan PTP jam budak.

Intel Corporation. Sadaya hak disimpen. Intel, logo Intel, sareng merek Intel sanés mangrupikeun mérek dagang Intel Corporation atanapi anak perusahaanna. Intel ngajamin kinerja produk FPGA sareng semikonduktor na kana spésifikasi ayeuna saluyu sareng garansi standar Intel, tapi ngagaduhan hak pikeun ngarobih naon waé produk sareng jasa iraha waé tanpa aya bewara. Intel henteu nanggung tanggung jawab atanapi tanggung jawab anu timbul tina aplikasi atanapi pamakean inpormasi, produk, atanapi jasa anu dijelaskeun di dieu iwal ti dinyatakeun sapuk sacara tinulis ku Intel. Konsumén Intel disarankan pikeun ménta versi panganyarna tina spésifikasi alat sateuacan ngandelkeun inpormasi anu diterbitkeun sareng sateuacan nempatkeun pesenan produk atanapi jasa. *Ngaran sareng merek sanésna tiasa diklaim salaku hak milik batur.

• Ngarojong modeu multicast tungtung-to-tungtung.
• Ngarojong frékuénsi bursa pesen PTP nepi ka 128 Hz.
  • Ieu mangrupikeun watesan rencana validasi sareng padamelan Grandmaster. Konfigurasi PTP leuwih luhur ti 128 pakét per detik pikeun pesen PTP bisa jadi mungkin.
• Alatan keterbatasan Cisco * Nexus * 93180YC-FX switch dipaké dina setelan validasi, hasil kinerja dina kaayaan lalulintas iperf3 nujul kana PTP Nilai tukeur pesen 8 Hz.
• rojongan Encapsulation:
  • Angkutan ngaliwatan L2 (Ethernet atah) jeung L3 (UDP/IPv4/IPv6)
    Catetan: Dina dokumén ieu, sakabéh hasil ngagunakeun hiji link Ethernet 25Gbps tunggal.

Parabot sareng Vérsi Supir

Parabot	Vérsi
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Kernel	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit Pangembangan Data Plane (DPDK)	18.08
Intel C kompiler	19.0.3
Intel XL710 Supir (supir i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 Uji Lalu Lintas IXIA

Set kahiji tolok ukur kinerja PTP pikeun Intel FPGA PAC N3000 ngagunakeun solusi IXIA* pikeun jaringan sareng uji konformasi PTP. Kotak chassis IXIA XGS2 ngawengku hiji IXIA 40 PORT NOVUS-R100GE8Q28 kartu na IxExplorer nu nyadiakeun antarbeungeut grafis pikeun nyetel hiji virtual PTP Grandmaster mun DUT (Intel FPGA PAC N3000) ngaliwatan hiji 25 Gbps sambungan Ethernet langsung. Diagram blok di handap ngagambarkeun topologi tés anu dituju pikeun patokan dumasar IXIA. Sadaya hasil nganggo lalu lintas anu dibangkitkeun IXIA pikeun tés lalu lintas ingress sareng ngagunakeun alat trafgen dina host Intel FPGA PAC N3000 pikeun tés lalu lintas kaluar, dimana arah asup atanapi kaluarna sok tina sudut pandang DUT (Intel FPGA PAC N3000 ) host. Dina duanana kasus, laju lalulintas rata nyaéta 24 Gbps. Setélan tés ieu nyayogikeun karakterisasi dasar tina kinerja PTP Intel FPGA PAC N3000 kalayan mékanisme T-TC diaktipkeun, ogé ngabandingkeun kana gambar pabrik non-TC Intel FPGA PAC N3000 dina ITU-T G.8275.1 PTP pro.file.

Topologi pikeun Intel FPGA PAC N3000 Traffic Tés handapeun IXIA Virtual Grandmaster

Hasil Uji Lalu Lintas IXIA

Analisis di handap ngarebut kinerja PTP tina TC-diaktipkeun Intel FPGA PAC N3000 dina kaayaan lalulintas ingress na egress. Dina bagian ieu, PTP profile G.8275.1 geus diadopsi pikeun sakabéh tés lalulintas sarta pendataan.

Gedéna Master Offset

Gambar di handap ieu nembongkeun gedena master offset dititénan ku klien budak PTP4l tina host Intel FPGA PAC N3000 salaku fungsi waktu nu geus kaliwat dina ingress, egress jeung lalulintas bidirectional (rata-rata throughput 24.4Gbps).

Méan Path Delay (MPD)

Gambar di handap ieu nembongkeun reureuh jalur mean, sakumaha diitung ku budak PTP4 anu ngagunakeun Intel FPGA PAC N3000 salaku kartu panganteur jaringan, keur test sarua jeung inohong di luhur. Total durasi unggal tilu tés lalulintas sahenteuna 16 jam.

tabél di handap mangrupa daptar analisis statistik tina tilu tés lalulintas. Dina beban lalulintas deukeut kapasitas channel, budak PTP4l anu ngagunakeun Intel FPGA PAC N3000 mertahankeun fase na offset mun grandmaster maya IXIA dina 53 ns pikeun sakabéh tés lalulintas. Sajaba ti éta, simpangan baku tina master offset gedena handap 5 ns.

Rincian Statistik ngeunaan Kinerja PTP

G.8275.1 PTP Profile	Lalu Lintas Ingress (24Gbps)	Lalu Lintas Kaluar (24Gbps)	Lalu Lintas Dua Arah (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (tina abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (tina MPD)	1.78 ns	2.1 ns	2.38 ns
Max offset	36 ns	33 ns	53 ns

 

Inohong di handap ieu ngagambarkeun gedena master offset jeung mean jalur reureuh (MPD), dina 16-jam lila 24 Gbps test lalulintas bidirectional pikeun encapsulations PTP béda. Grafik kénca dina inohong ieu nujul kana tolok ukur PTP dina IPv4 / enkapsulasi UDP, sedengkeun enkapsulasi olahtalatah PTP tina grafik katuhu aya dina L2 (Ethernet atah). Kinerja budak PTP4l rada sami, magnitudo offset master anu paling parah nyaéta 53 ns sareng 45 ns pikeun enkapsulasi IPv4 / UDP sareng L2. Simpangan baku tina magnitudo offset nyaéta 4.49 ns jeung 4.55 ns pikeun IPv4 / UDP jeung L2 encapsulation, masing-masing.

Gedéna Master Offset

Gambar di handap ieu nembongkeun gedena master offset handapeun 24 Gbps lalulintas bidirectional, IPv4 (kénca) jeung L2 (katuhu) encapsulation, G8275.1 Profile.

Méan Path Delay (MPD)

Inohong di handap ieu nembongkeun mean reureuh jalur Intel FPGA PAC N3000 host PTP4l budak handapeun 24 Gbps lalulintas bidirectional, IPv4 (kénca) jeung L2 (katuhu) encapsulation, G8275.1 Profile.

Nilai mutlak MPD sanes indikasi anu jelas ngeunaan konsistensi PTP, sabab gumantung kana kabel panjang, latency jalur data sareng saterasna; kumaha oge, nempo variasi MPD low (2.381 ns jeung 2.377 ns pikeun IPv4 jeung L2 kasus, mungguh) ngajadikeun eta atra yén itungan PTP MPD konsistén akurat sakuliah duanana encapsulations. Éta pariksa konsistensi kinerja PTP dina duanana mode enkapsulasi. Parobahan tingkat dina MPD diitung dina grafik L2 (dina gambar di luhur, grafik katuhu) disababkeun ku pangaruh Incremental tina lalulintas dilarapkeun. Kahiji, saluran dianggurkeun (MPD rms nyaeta 55.3 ns), lajeng lalulintas ingress diterapkeun (lengkah incremental kadua, MPD rms nyaeta 85.44 ns), dituturkeun ku lalulintas kaluar simultaneous, hasilna diitung MPD 108.98 ns. Angka-angka di handap ieu overlay magnitudo master offset sareng ngitung MPD tina uji lalu lintas dua arah anu diterapkeun ka budak PTP4l nganggo Intel FPGA PAC N3000 sareng mékanisme T-TC, kitu ogé anu sanés nganggo Intel FPGA PACN3000 tanpa TC. fungsionalitas. Tés T-TC Intel FPGA PAC N3000 (jeruk) dimimitian ti waktu enol, sedengkeun tés PTP anu ngagunakeun non-TC Intel FPGA PAC N3000 (biru) dimimitian sakitar T = 2300 detik.

Gedéna Master Offset

Gambar di handap ieu nembongkeun gedena master offset handapeun lalulintas Ingress (24 Gbps), kalawan jeung tanpa rojongan TTC, G.8275.1 Profile.

Dina gambar di luhur, kinerja PTP tina TC-diaktipkeun Intel FPGA PAC N3000 handapeun lalulintas sarua jeung non-TC Intel FPGA PAC N3000 pikeun kahiji 2300 detik. Éféktivitas mékanisme T-TC dina Intel FPGA PAC N3000 disorot dina bagian tés (sanggeus detik 2300) dimana beban lalu lintas anu sami diterapkeun kana antarmuka duanana kartu. Nya kitu dina gambar di handap ieu, itungan MPD dititénan saméméh jeung sanggeus nerapkeun lalulintas dina saluran. Éféktivitas mékanisme T-TC disorot dina ngimbangan waktos tinggal pakét anu mangrupikeun latency pakét ngalangkungan jalur FPGA antara 25G sareng 40G MACs.

Méan Path Delay (MPD)

Gambar di handap ieu nembongkeun rata-rata reureuh jalur Intel FPGA PAC N3000 host PTP4l budak handapeun lalulintas Ingress (24 Gbps), kalawan jeung tanpa rojongan T-TC, G.8275.1 Profile.

Angka ieu nunjukkeun algoritma servo budak PTP4l, kusabab koreksi waktos tinggal TC, urang ningali bédana leutik dina itungan reureuh jalur rata. Ku alatan éta, dampak fluctuations reureuh on master offset approximation ngurangan. Tabel di handap ieu daptar analisis statistik dina kinerja PTP, nu ngawengku RMS jeung simpangan baku tina master offset, simpangan baku tina rata-rata tunda jalan, kitu ogé awon-kasus master offset pikeun Intel FPGA PAC N3000 kalawan jeung tanpa T- rojongan TC.

Rincian Statistik ngeunaan Kinerja PTP Dina Lalu Lintas Ingress

Lalulintas Ingress (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 kalawan T- TC	Intel FPGA PAC N3000 tanpa T-TC
RMS	6.34 ns	40.5 ns
StdDev (tina abs(max) offset)	3.65 ns	15.5 ns
StdDev (tina MPD)	1.79 ns	18.1 ns
Max offset	34 ns	143 ns

A ngabandingkeun langsung TC-dirojong Intel FPGA PAC N3000 mun versi non-TC
Némbongkeun yén kinerja PTP nyaeta 4x mun 6x handap kalawan hormat ka salah sahiji statistik
métrik (kasus awon, RMS atanapi simpangan baku tina master offset). Kasus awon
master offset pikeun konfigurasi G.8275.1 PTP of T-TC Intel FPGA PAC N3000 nyaeta 34
ns dina kaayaan lalulintas ingress dina wates bandwidth saluran (24.4Gbps).

lperf3 Uji Lalu Lintas

bagian ieu ngajelaskeun test benchmarking lalulintas iperf3 pikeun meunteun salajengna kinerja PTP Intel FPGA PAC N3000. Alat iperf3 parantos dianggo pikeun niru kaayaan lalu lintas aktip. Topologi jaringan tina tolok ukur lalulintas iperf3, ditémbongkeun dina gambar di handap ieu, ngalibatkeun sambungan dua server, unggal ngagunakeun kartu DUT (Intel FPGA PAC N3000 na XXV710), mun Cisco Nexus 93180YC FX switch. Switch Cisco tindakan minangka Jam wates (T-BC) antara dua budak DUT PTP jeung Calnex Paragon-NEO Grandmaster.

Topologi jaringan pikeun Intel FPGA PAC N3000 lperf3 Test Traffic

Kaluaran PTP4l dina unggal host DUT nyadiakeun pangukuran data kinerja PTP pikeun tiap alat budak dina setelan (Intel FPGA PAC N3000 na XXV710). Pikeun uji lalu lintas iperf3, kaayaan sareng konfigurasi ieu dilarapkeun ka sadaya grafik sareng analisis kinerja:

• 17 Gbps aggregated rubakpita lalulintas (duanana TCP jeung UDP), boh egress atawa ingress atawa bidirectional ka Intel FPGA PAC N3000.
• encapsulation IPv4 pakét PTP, alatan watesan konfigurasi on Cisco Nexus 93180YC-FX switch.
• Nilai tukeur pesen PTP dugi ka 8 pakét / detik, alatan watesan konfigurasi dina switch Cisco Nexus 93180YC-FX.

perf3 Hasil Uji Lalu Lintas

Analisis handap ngarebut kinerja Intel FPGA PAC N3000 na XXV710 kartu, duanana sakaligus akting salaku kartu panganteur jaringan budak PTP (T-TSC) Calnex Paragon NEO Grandmaster ngaliwatan switch T-SM Cisco.

Inohong di handap nembongkeun gedena master offset na MPD kana waktu pikeun tilu tés lalulintas béda ngagunakeun Intel FPGA PAC N3000 kalawan T-TC jeung kartu XXV710. Dina duanana kartu, patalimarga dua arah gaduh pangaruh panggedéna dina pagelaran PTP4l. Durasi uji lalu lintas nyaéta 10 jam. Dina gambar di handap ieu, buntut grafik nandaan hiji titik dina waktu dimana lalulintas eureun jeung gedena PTP master offset turun ka tingkat low, alatan saluran dianggurkeun.

Gedéna Master Offset pikeun Intel FPGA PAC N3000

Gambar di handap ieu nembongkeun rata-rata reureuh jalur pikeun Intel FPGA PAC N3000 kalawan T TC, handapeun ingress, egress sarta lalulintas iperf3 bidirectional.

Mean Path Reureuh (MPD) pikeun Intel FPGA PAC N3000

Gambar di handap ieu nembongkeun rata-rata reureuh jalur pikeun Intel FPGA PAC N3000 kalawan T TC, handapeun ingress, egress sarta lalulintas iperf3 bidirectional.

Gedéna Master Offset pikeun XXV710

Gambar di handap nembongkeun gedena master offset pikeun XXV710, handapeun ingress, egress jeung lalulintas iperf3 bidirectional.

Mean Path Reureuh (MPD) pikeun XXV710

Gambar di handap ieu nembongkeun rata-rata reureuh jalur pikeun XXV710, handapeun ingress, egress jeung lalulintas iperf3 bidirectional.

Ngeunaan kinerja Intel FPGA PAC N3000 PTP, offset master kasus awon dina kaayaan lalulintas naon waé aya dina 90 ns. Nalika dina kaayaan lalu lintas dua arah anu sami, RMS tina master offset Intel FPGA PAC N3000 5.6x langkung saé tibatan kartu XXV710.

	Intel FPGA PAC N3000			Kartu XXV710
	Lalu Lintas Ingress10G	Lalu Lintas Kaluar 18G	Lalu Lintas dua arah18G	Lalu Lintas Ingress18G	Lalu Lintas Kaluar 10G	Lalu Lintas dua arah18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(tina abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (tina MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Utamana, master offset Intel FPGA PAC N3000 gaduh simpangan standar anu langkung handap,
sahenteuna 5x kirang ti kartu XXV710, nunjukkeun yén perkiraan PTP tina
jam Grandmaster kirang sénsitip kana latency atanapi noise variasi dina lalulintas di
Intel FPGA PAC N3000.
Lamun dibandingkeun jeung Hasil Uji Lalu Lintas IXIA dina kaca 5, gedena kasus awon tina
master offset kalawan T-TC diaktipkeun Intel FPGA PAC N3000 mucunghul luhur. Salian ti éta
Bedana dina topologi jaringan sareng bandwidth saluran, ieu disababkeun ku Intel
FPGA PAC N3000 keur direbut dina G.8275.1 PTP profile (16 Laju singkronisasi Hz), sedengkeun
laju pesen singkronisasi dina hal ieu dibatesan dina 8 pakét per detik.

Gedéna Master Offset Babandingan

Gambar di handap nembongkeun gedena master offset ngabandingkeun dina bidirectional iperf3 lalulintas.

Mean Path Reureuh (MPD) Babandingan

Angka di handap ieu nunjukkeun rata-rata ngadeukeutan jalur dina lalu lintas iperf3 bidirectional.

Kinerja PTP anu unggul tina Intel FPGA PAC N3000, upami dibandingkeun sareng kartu XXV710, ogé dirojong ku panyimpangan anu jelas langkung luhur tina ngitung rata-rata tunda jalan (MPD) pikeun XXV710 sareng Intel FPGA PAC N3000 dina unggal uji lalu lintas anu dituju, pikeun examplalulintas iperf3 bidirectional. Teu malire nilai rata-rata dina unggal kasus MPD, nu bisa jadi béda alatan sababaraha alesan, kayaning kabel Ethernet béda jeung latency inti béda. Disparity observasi sarta spike dina nilai pikeun kartu XXV710 teu hadir dina Intel FPGA PAC N3000.

RMS tina 8 Padeukeut Master Offset Babandingan

kacindekan

Jalur data FPGA antara QSFP28 (25G MAC) sareng Intel XL710 (40G MAC) nambihan latency pakét variabel anu mangaruhan akurasi perkiraan PTP Budak. Nambahkeun rojongan Jam Transparan (T-TC) dina logika lemes FPGA Intel FPGA PAC N3000 nyadiakeun santunan latency pakét ieu ku appending waktu tinggal na dina widang koreksi seratan PTP encapsulated. Hasilna mastikeun yén mékanisme T-TC ngaronjatkeun kinerja akurasi budak PTP4l.

Ogé, Hasil Uji Lalu Lintas IXIA dina kaca 5 nunjukkeun yén dukungan T-TC dina jalur data FPGA ningkatkeun kinerja PTP sahenteuna 4x, upami dibandingkeun sareng Intel FPGA PAC N3000 tanpa dukungan T-TC. Intel FPGA PAC N3000 kalawan T-TC nampilkeun offset master kasus awon 53 ns dina beban lalulintas ingress, egress atanapi bidirectional dina wates kapasitas saluran (25 Gbps). Lantaran kitu, kalayan dukungan T-TC, kinerja Intel FPGA PAC N3000 PTP duanana langkung akurat sareng kirang rentan kana variasi bising.

Dina Test Lalu Lintas lperf3 dina kaca 10, kinerja PTP Intel FPGA PAC N3000 kalawan T-TC diaktipkeun dibandingkeun jeung kartu XXV710. Tés ieu ngarebut data PTP4l pikeun duanana jam budak dina lalulintas ingress atanapi egress anu disilihtukeurkeun antara dua host Intel FPGA PAC N3000 sareng kartu XXV710. Master offset anu paling parah anu dititénan dina Intel FPGA PAC N3000 sahenteuna 5x langkung handap tina kartu XXV710. Ogé, simpangan baku tina offsets anu direbut ogé ngabuktikeun yén dukungan T-TC tina Intel FPGA PAC N3000 ngamungkinkeun perkiraan anu langkung lancar tina jam Grandmaster.

Pikeun langkung ngavalidasi kinerja PTP Intel FPGA PAC N3000, pilihan tés poténsial kalebet:

• Validasi dina PTP pro bédafiles jeung ongkos pesen pikeun leuwih ti hiji Tumbu Ethernet.
• Evaluasi Test Lalu Lintas lperf3 dina kaca 10 kalawan switch leuwih canggih anu ngamungkinkeun ongkos pesen PTP luhur.
• Evaluasi pungsionalitas T-SC sareng akurasi waktos PTP na handapeun G.8273.2 Uji Conformance.

Sajarah Révisi Dokumén pikeun IEEE 1588 V2 Test

 

Dokumén Vérsi	Parobahan
2020.05.30	Pelepasan awal.

 

Dokumén / Sumberdaya

intel FPGA Programmable Akselerasi Card N3000 [pdf] Pituduh pamaké Kartu Akselerasi Programmable FPGA, N3000, Kartu Akselerasi Programmable N3000, Kartu Akselerasi Programmable FPGA N3000, FPGA, Test IEEE 1588 V2

Rujukan

• Manual pamaké