Intel FPGA Mwongozo wa Mtumiaji wa Kadi ya Kuongeza kasi ya N3000

Utangulizi

Usuli

Intel FPGA Programmable Acceleration Card N3000 katika mtandao pepe wa ufikiaji wa redio (vRAN) inahitaji usaidizi kwa IEEE1588v2 kama Itifaki ya Saa za Usahihi (PTP) Telecom Slave Clocks (T-TSC) ili kuratibu kazi za programu ipasavyo. Intel Ethernet Controller XL710 katika Intel® FPGA PAC N3000 hutoa msaada wa IEEE1588v2. Hata hivyo, njia ya data ya FPGA inaleta jita inayoathiri utendakazi wa PTP. Kuongeza mzunguko wa saa inayoonekana uwazi (T-TC) huwezesha Intel FPGA PAC N3000 kufidia muda wa kusubiri wa ndani wa FPGA na kupunguza athari za jita, ambayo inaruhusu T-TSC kukadiria Muda wa Siku wa Grandmaster (ToD) kwa ufanisi.

Lengo

Majaribio haya yanaidhinisha matumizi ya Intel FPGA PAC N3000 kama mtumwa wa IEEE1588v2 katika Mtandao wa Open Radio Access (O-RAN). Hati hii inaelezea:

• Mtihani wa kuweka
• Mchakato wa uthibitishaji
• Tathmini ya utendaji ya utaratibu wa saa ya uwazi katika njia ya FPGA ya Intel FPGA PAC N3000
• Utendaji wa PTP wa Intel FPGA PAC N3000 Utendaji wa Intel FPGA PAC N3000 inayounga mkono saa ya uwazi ni
  ikilinganishwa na Intel FPGA PAC N3000 bila saa ya uwazi pamoja na kadi nyingine ya Ethernet XXV710 chini ya hali mbalimbali za trafiki na usanidi wa PTP.

Vipengele na Mapungufu

Vipengele na vikwazo vya uthibitishaji kwa usaidizi wa Intel FPGA PAC N3000 IEEE1588v2 ni kama ifuatavyo:

• Rafu ya programu iliyotumika: Mradi wa Linux PTP (PTP4l)
• Inaauni pro wafuatayo wa mawasiliano ya simufiles:
  •  1588v2 (chaguo-msingi)
  • G. 8265.1
  • G. 8275.1
• Inasaidia saa ya mtumwa ya PTP ya hatua mbili.

Shirika la Intel. Haki zote zimehifadhiwa. Intel, nembo ya Intel, na alama zingine za Intel ni chapa za biashara za Intel Corporation au kampuni zake tanzu. Intel inathibitisha utendakazi wa FPGA yake na bidhaa za semiconductor kwa vipimo vya sasa kwa mujibu wa udhamini wa kawaida wa Intel, lakini inahifadhi haki ya kufanya mabadiliko kwa bidhaa na huduma zozote wakati wowote bila taarifa. Intel haichukui jukumu au dhima yoyote inayotokana na maombi au matumizi ya taarifa yoyote, bidhaa, au huduma iliyofafanuliwa hapa isipokuwa kama ilivyokubaliwa kwa maandishi na Intel. Wateja wa Intel wanashauriwa kupata toleo jipya zaidi la vipimo vya kifaa kabla ya kutegemea taarifa yoyote iliyochapishwa na kabla ya kuagiza bidhaa au huduma. *Majina na chapa zingine zinaweza kudaiwa kuwa mali ya wengine.

• Inaauni hali ya utangazaji anuwai kutoka mwisho hadi mwisho.
• Inaauni mzunguko wa kubadilishana ujumbe wa PTP wa hadi 128 Hz.
  • Hiki ni kikwazo cha mpango wa uthibitishaji na Grandmaster aliyeajiriwa. Mipangilio ya PTP ya juu zaidi ya pakiti 128 kwa sekunde kwa ujumbe wa PTP huenda ikawezekana.
• Kwa sababu ya vikwazo vya swichi ya Cisco* Nexus* 93180YC-FX iliyotumika katika usanidi wa uthibitishaji, matokeo ya utendaji chini ya masharti ya trafiki ya iperf3 yanarejelea kiwango cha ubadilishaji cha ujumbe wa PTP cha 8 Hz.
• Usaidizi wa encapsulation:
  • Usafiri kupitia L2 (Ethaneti ghafi) na L3 (UDP/IPv4/IPv6)
    Kumbuka: Katika hati hii, matokeo yote yanatumia kiungo kimoja cha Ethaneti cha 25Gbps.

Zana na Matoleo ya Dereva

Zana	Toleo
BIOS	Bodi ya Seva ya Intel S2600WF 00.01.0013
OS	CentOS 7.6
Kernel	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Seti ya Kuendeleza Data ya Ndege (DPDK)	18.08
Mkusanyaji wa Intel C	19.0.3
Dereva wa Intel XL710 (dereva i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Zana

 Mtihani wa Trafiki wa IXIA

Seti ya kwanza ya alama za utendakazi za PTP za Intel FPGA PAC N3000 hutumia suluhu ya IXIA* kwa majaribio ya ulinganifu wa mtandao na PTP. Sanduku la chasi la IXIA XGS2 linajumuisha kadi ya IXIA 40 PORT NOVUS-R100GE8Q28 na IxExplorer ambayo hutoa kiolesura cha kielelezo cha kusanidi Grandmaster ya PTP kwenye DUT (Intel FPGA PAC N3000) kupitia muunganisho mmoja wa Ethernet wa Gbps 25 wa moja kwa moja. Mchoro wa block hapa chini unaonyesha topolojia ya majaribio lengwa kwa alama za msingi za IXIA. Matokeo yote hutumia trafiki inayozalishwa na IXIA kwa majaribio ya trafiki ya ingress na kutumia zana ya trafgen kwenye seva pangishi ya Intel FPGA PAC N3000 kwa majaribio ya trafiki ya egress, ambapo mwelekeo wa kuingia au kuondoka daima ni kutoka kwa mtazamo wa DUT (Intel FPGA PAC N3000 ) mwenyeji. Katika visa vyote viwili, wastani wa kiwango cha trafiki ni 24 Gbps. Usanidi huu wa jaribio hutoa sifa za msingi za utendakazi wa PTP wa Intel FPGA PAC N3000 na utaratibu wa T-TC umewashwa, na pia kuilinganisha na picha ya kiwanda isiyo ya TC Intel FPGA PAC N3000 chini ya ITU-T G.8275.1 PTP pro.file.

Topolojia ya Uchunguzi wa Trafiki wa Intel FPGA PAC N3000 chini ya IXIA Virtual Grandmaster

Matokeo ya Mtihani wa Trafiki wa IXIA

Uchanganuzi ufuatao unanasa utendakazi wa PTP wa Intel FPGA PAC N3000 iliyowezeshwa na TC chini ya hali ya kuingia na kutoka kwa trafiki. Katika sehemu hii, PTP profile G.8275.1 imekubaliwa kwa majaribio yote ya trafiki na ukusanyaji wa data.

Ukubwa wa Master Offset

Kielelezo kifuatacho kinaonyesha ukubwa wa urekebishaji mkuu unaozingatiwa na mteja wa mtumwa wa PTP4l wa seva pangishi ya Intel FPGA PAC N3000 kama utendaji wa muda uliopita chini ya ingress, egress na trafiki pande mbili (wastani wa upitishaji wa 24.4Gbps).

Ucheleweshaji wa Njia ya Wastani (MPD)

Kielelezo kifuatacho kinaonyesha wastani wa njia iliyochelewa, kama ilivyokokotolewa na mtumwa wa PTP4 anayetumia Intel FPGA PAC N3000 kama kadi ya kiolesura cha mtandao, kwa jaribio sawa na takwimu iliyo hapo juu. Muda wa jumla wa kila majaribio matatu ya trafiki ni angalau masaa 16.

Jedwali lifuatalo linaorodhesha uchanganuzi wa takwimu wa majaribio matatu ya trafiki. Chini ya mzigo wa trafiki karibu na uwezo wa chaneli, mtumwa wa PTP4l anayetumia Intel FPGA PAC N3000 hudumisha urekebishaji wake wa awamu hadi mkuu wa mtandao wa IXIA ndani ya ns 53 kwa majaribio yote ya trafiki. Kwa kuongeza, kupotoka kwa kiwango cha ukubwa wa kukabiliana na bwana ni chini ya 5 ns.

Maelezo ya Kitakwimu juu ya Utendaji wa PTP

G.8275.1 PTP Profile	Ingress Trafiki (24Gbps)	Egress Trafiki (24Gbps)	Trafiki ya pande mbili (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (ya abs(max) kukabiliana)	3.68 ns	3.78 ns	4.5 ns
StdDev (ya MPD)	1.78 ns	2.1 ns	2.38 ns
Upeo wa kukabiliana	36 ns	33 ns	53 ns

 

Takwimu zifuatazo zinawakilisha ukubwa wa urekebishaji mkuu na ucheleweshaji wa wastani wa njia (MPD), chini ya jaribio la trafiki la 16 Gbps la urefu wa saa 24 kwa usimbaji tofauti wa PTP. Grafu za kushoto katika takwimu hizi hurejelea alama za PTP chini ya usimbaji wa IPv4/UDP, huku uwekaji ujumbe wa PTP wa grafu za kulia uko katika L2 (Ethaneti ghafi). Utendaji wa mtumwa wa PTP4l unafanana kabisa, ukubwa wa hali mbaya zaidi wa kukabiliana na bwana ni 53 ns na 45 ns kwa IPv4/UDP na usimbaji wa L2, mtawalia. Mkengeuko wa kawaida wa kukabiliana na ukubwa ni 4.49 ns na 4.55 ns kwa IPv4/UDP na usimbaji wa L2, mtawalia.

Ukubwa wa Master Offset

Kielelezo kifuatacho kinaonyesha ukubwa wa urekebishaji mkuu chini ya 24 Gbps trafiki pande mbili, IPv4 (kushoto) na L2 (kulia) encapsulation, G8275.1 Profile.

Ucheleweshaji wa Njia ya Wastani (MPD)

Kielelezo kifuatacho kinaonyesha ucheleweshaji wa wastani wa Intel FPGA PAC N3000 mwenyeji wa PTP4l watumwa chini ya 24 Gbps trafiki pande mbili, IPv4 (kushoto) na L2 (kulia) encapsulation, G8275.1 Profile.

Maadili kamili ya MPD sio dalili wazi ya uthabiti wa PTP, kwani inategemea nyaya za urefu, latency ya njia ya data na kadhalika; hata hivyo, kwa kuangalia tofauti za chini za MPD (2.381 ns na 2.377 ns kwa IPv4 na L2 kesi, mtawalia) hufanya iwe dhahiri kuwa hesabu ya PTP MPD ni sahihi mara kwa mara katika usimbaji wote wawili. Inathibitisha uthabiti wa utendaji wa PTP katika hali zote mbili za usimbaji. Mabadiliko ya kiwango katika MPD iliyokokotwa kwenye grafu ya L2 (katika kielelezo hapo juu, grafu ya kulia) inatokana na athari ya ongezeko la trafiki inayotumika. Kwanza, chaneli haina kazi (MPD rms ni 55.3 ns), kisha trafiki ya ingress inatumika (hatua ya pili ya nyongeza, MPD rms ni 85.44 ns), ikifuatiwa na trafiki ya egress ya wakati mmoja, na kusababisha MPD iliyohesabiwa ya ns 108.98. Nambari zifuatazo zinawekelea ukubwa wa urekebishaji mkuu na MPD iliyokokotolewa ya jaribio la trafiki la pande mbili linalotumika kwa mtumwa wa PTP4l kwa kutumia Intel FPGA PAC N3000 yenye utaratibu wa T-TC, na pia kwa mwingine anayetumia Intel FPGA PACN3000 bila TC. utendakazi. Majaribio ya T-TC Intel FPGA PAC N3000 (ya machungwa) huanza kutoka sifuri wakati, wakati jaribio la PTP ambalo linatumia zisizo za TC Intel FPGA PAC N3000 (bluu) huanza karibu na T = sekunde 2300.

Ukubwa wa Master Offset

Kielelezo kifuatacho kinaonyesha ukubwa wa urekebishaji mkuu chini ya trafiki ya Ingress (24 Gbps), pamoja na bila usaidizi wa TTC, G.8275.1 Profile.

Katika takwimu iliyo hapo juu, utendaji wa PTP wa Intel FPGA PAC N3000 iliyowezeshwa na TC chini ya trafiki ni sawa na isiyo ya TC Intel FPGA PAC N3000 kwa sekunde 2300 za kwanza. Ufanisi wa utaratibu wa T-TC katika Intel FPGA PAC N3000 umeangaziwa katika sehemu ya jaribio (baada ya sekunde ya 2300) ambapo mzigo sawa wa trafiki unatumika kwenye miingiliano ya kadi zote mbili. Vile vile katika takwimu hapa chini, hesabu za MPD huzingatiwa kabla na baada ya kutumia trafiki kwenye chaneli. Ufanisi wa utaratibu wa T-TC unaangaziwa katika kufidia muda wa kukaa kwa pakiti ambayo ni latency ya pakiti kupitia njia ya FPGA kati ya 25G na 40G MACs.

Ucheleweshaji wa Njia ya Wastani (MPD)

Kielelezo kifuatacho kinaonyesha ucheleweshaji wa wastani wa Intel FPGA PAC N3000 mwenyeji wa PTP4l watumwa chini ya Ingress trafiki (24 Gbps), akiwa na usaidizi wa T-TC na bila, G.8275.1 Profile.

Takwimu hizi zinaonyesha algorithm ya servo ya mtumwa wa PTP4l, kutokana na marekebisho ya muda wa makazi ya TC, tunaona tofauti ndogo katika mahesabu ya ucheleweshaji wa njia ya wastani. Kwa hivyo, athari za kushuka kwa ucheleweshaji kwa ukadiriaji wa kukabiliana na bwana hupunguzwa. Jedwali lifuatalo linaorodhesha uchanganuzi wa takwimu juu ya utendakazi wa PTP, unaojumuisha RMS na mkengeuko wa kawaida wa urekebishaji mkuu, mkengeuko wa kawaida wa ucheleweshaji wa njia wastani, pamoja na urekebishaji wa hali mbaya zaidi wa Intel FPGA PAC N3000 na T- bila na bila T- Msaada wa TC.

Maelezo ya Kitakwimu juu ya Utendaji wa PTP Chini ya Ingress Trafiki

Ingress Traffic (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 yenye T-TC	Intel FPGA PAC N3000 bila T-TC
RMS	6.34 ns	40.5 ns
StdDev (ya abs(max) kukabiliana)	3.65 ns	15.5 ns
StdDev (ya MPD)	1.79 ns	18.1 ns
Upeo wa kukabiliana	34 ns	143 ns

Ulinganisho wa moja kwa moja wa Intel FPGA PAC N3000 inayoungwa mkono na TC na toleo lisilo la TC
Inaonyesha kuwa utendakazi wa PTP ni 4x hadi 6x chini kwa heshima na takwimu zozote
metrics (hali mbaya zaidi, RMS au mkengeuko wa kawaida wa urekebishaji mkuu). Hali mbaya zaidi
master offset kwa usanidi wa G.8275.1 PTP wa T-TC Intel FPGA PAC N3000 ni 34
ns chini ya hali ya trafiki ya ingress kwenye kikomo cha bandwidth ya kituo (24.4Gbps).

Jaribio la Trafiki la lperf3

Sehemu hii inafafanua jaribio la kuweka alama za trafiki iperf3 ili kutathmini zaidi utendakazi wa PTP wa Intel FPGA PAC N3000. Zana ya iperf3 imetumika kuiga hali amilifu ya trafiki. Topolojia ya mtandao ya alama za trafiki ya iperf3, iliyoonyeshwa kwenye mchoro hapa chini, inahusisha uunganisho wa seva mbili, kila moja ikitumia kadi ya DUT (Intel FPGA PAC N3000 na XXV710), hadi swichi ya Cisco Nexus 93180YC FX. Swichi ya Cisco hufanya kazi kama Saa ya Mpaka (T-BC) kati ya watumwa wawili wa DUT PTP na Grandmaster wa Calnex Paragon-NEO.

Topolojia ya Mtandao ya Mtihani wa Trafiki wa Intel FPGA PAC N3000 lperf3

Toleo la PTP4l kwenye kila moja ya wapangishi wa DUT hutoa vipimo vya data vya utendakazi wa PTP kwa kila kifaa cha watumwa kwenye usanidi (Intel FPGA PAC N3000 na XXV710). Kwa jaribio la trafiki la iperf3, masharti na usanidi ufuatao unatumika kwa grafu zote na uchanganuzi wa utendakazi:

• 17 Gbps kipimo data kilichojumlishwa cha trafiki (TCP na UDP), ama inatoka au kuingia au kuelekeza pande mbili kwa Intel FPGA PAC N3000.
• Usimbaji wa IPv4 wa pakiti za PTP, kutokana na kizuizi cha usanidi kwenye swichi ya Cisco Nexus 93180YC-FX.
• Kiwango cha ubadilishaji wa ujumbe wa PTP ni cha pakiti 8 kwa sekunde, kwa sababu ya kizuizi cha usanidi kwenye swichi ya Cisco Nexus 93180YC-FX.

perf3 Matokeo ya Mtihani wa Trafiki

Uchanganuzi ufuatao unanasa utendakazi wa kadi ya Intel FPGA PAC N3000 na XXV710, zote zikifanya kwa wakati mmoja kama kadi ya kiolesura cha mtandao cha watumwa wa PTP (T-TSC) Calnex Paragon NEO Grandmaster kupitia swichi ya T-BC Cisco.

Takwimu zifuatazo zinaonyesha ukubwa wa urekebishaji mkuu na MPD baada ya muda kwa majaribio matatu tofauti ya trafiki kwa kutumia Intel FPGA PAC N3000 yenye kadi ya T-TC na XXV710. Katika kadi zote mbili, trafiki ya pande mbili ina athari kubwa zaidi kwenye utendakazi wa PTP4l. Muda wa majaribio ya trafiki ni urefu wa masaa 10. Katika takwimu zifuatazo, mkia wa grafu huashiria hatua kwa wakati ambapo trafiki husimama na ukubwa wa urekebishaji mkuu wa PTP hushuka hadi viwango vyake vya chini, kwa sababu ya njia isiyofanya kazi.

Ukubwa wa Kipengele Kubwa cha Intel FPGA PAC N3000

Kielelezo kifuatacho kinaonyesha wastani wa njia iliyochelewa kwa Intel FPGA PAC N3000 iliyo na T TC, chini ya ingress, egress na trafiki ya iperf3 ya pande mbili.

Ucheleweshaji wa Njia ya Maana (MPD) ya Intel FPGA PAC N3000

Kielelezo kifuatacho kinaonyesha wastani wa njia iliyochelewa kwa Intel FPGA PAC N3000 iliyo na T TC, chini ya ingress, egress na trafiki ya iperf3 ya pande mbili.

Ukubwa wa Master Offset kwa XXV710

Kielelezo kifuatacho kinaonyesha ukubwa wa urekebishaji mkuu wa XXV710, chini ya ingress, egress na trafiki ya iperf3 ya pande mbili.

Ucheleweshaji wa Njia ya Wastani (MPD) kwa XXV710

Kielelezo kifuatacho kinaonyesha wastani wa njia iliyochelewa kwa XXV710, chini ya ingress, egress na trafiki ya iperf3 ya pande mbili.

Kuhusu utendakazi wa Intel FPGA PAC N3000 PTP, urekebishaji wa hali mbaya zaidi chini ya hali yoyote ya trafiki ni ndani ya 90 ns. Wakati chini ya hali sawa za trafiki pande mbili, RMS ya Intel FPGA PAC N3000 master offset ni 5.6x bora kuliko ile ya XXV710 kadi.

	Intel FPGA PAC N3000			Kadi ya XXV710
	Ingress Trafiki10G	Egress Trafiki 18G	Trafiki ya pande mbili18G	Ingress Trafiki18G	Egress Trafiki 10G	Trafiki ya pande mbili18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (ya abs(max) kukabiliana)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (ya MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Upeo wa kukabiliana	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Hasa, urekebishaji mkuu wa Intel FPGA PAC N3000 una kupotoka kwa kiwango cha chini,
angalau mara 5 chini ya kadi ya XXV710, inamaanisha kuwa makadirio ya PTP ya
Saa ya Grandmaster ni nyeti sana kwa muda wa kusubiri au tofauti za kelele chini ya trafiki katika
Intel FPGA PAC N3000.
Ikilinganishwa na Matokeo ya Mtihani wa Trafiki wa IXIA kwenye ukurasa wa 5, ukubwa wa hali mbaya zaidi wa
kifaa kikuu kilicho na T-TC kilichowezeshwa na Intel FPGA PAC N3000 kinaonekana juu zaidi. Mbali na hilo
tofauti katika topolojia ya mtandao na bandwidths za kituo, hii ni kutokana na Intel
FPGA PAC N3000 inanaswa chini ya G.8275.1 PTP profile (kiwango cha usawazishaji cha Hz 16), wakati
kasi ya ujumbe wa kusawazisha katika kesi hii imebanwa katika pakiti 8 kwa sekunde.

Ukubwa wa Ulinganisho Mkuu wa Offset

Kielelezo kifuatacho kinaonyesha ukubwa wa ulinganisho mkuu wa kukabiliana chini ya trafiki ya iperf3 ya pande mbili.

Ulinganisho wa Kuchelewa kwa Njia (MPD).

Kielelezo kifuatacho kinaonyesha ulinganisho wa wastani wa kuchelewa chini ya trafiki ya iperf3 ya pande mbili.

Utendaji bora wa PTP wa Intel FPGA PAC N3000, ikilinganishwa na kadi ya XXV710, pia unasaidiwa na mkengeuko wa juu zaidi wa ucheleweshaji wa wastani uliokokotolewa (MPD) wa XXV710 na Intel FPGA PAC N3000 katika kila jaribio la trafiki lililolengwa, kwa mfanoampna trafiki ya iperf3 ya pande mbili. Puuza thamani ya wastani katika kila kesi ya MPD, ambayo inaweza kuwa tofauti kutokana na sababu kadhaa, kama vile nyaya tofauti za Ethaneti na muda tofauti wa msingi. Tofauti inayoonekana na ongezeko la thamani za kadi ya XXV710 hazipo kwenye Intel FPGA PAC N3000.

RMS ya Ulinganisho 8 Mfululizo wa Master Offset

Hitimisho

Njia ya data ya FPGA kati ya QSFP28 (25G MAC) na Intel XL710 (40G MAC) huongeza muda wa kubadilika wa pakiti ambao huathiri usahihi wa kukadiria wa PTP Slave. Kuongeza usaidizi wa Saa ya Uwazi (T-TC) katika mantiki laini ya FPGA ya Intel FPGA PAC N3000 hutoa fidia ya ucheleweshaji wa pakiti hii kwa kuambatanisha muda wake wa kukaa katika uga wa kusahihisha ujumbe ulioambatishwa wa PTP. Matokeo yanathibitisha kuwa utaratibu wa T-TC huboresha utendakazi wa usahihi wa mtumwa wa PTP4l.

Pia, Matokeo ya Mtihani wa Trafiki wa IXIA kwenye ukurasa wa 5 yanaonyesha kuwa usaidizi wa T-TC katika njia ya data ya FPGA huongeza utendaji wa PTP kwa angalau mara 4, ikilinganishwa na Intel FPGA PAC N3000 bila usaidizi wa T-TC. Intel FPGA PAC N3000 iliyo na T-TC inatoa urekebishaji bora wa hali mbaya zaidi wa ns 53 chini ya ingress, egress au mizigo ya njia mbili kwa kikomo cha uwezo wa chaneli (Gbps 25). Kwa hivyo, kwa usaidizi wa T-TC, utendakazi wa Intel FPGA PAC N3000 PTP ni sahihi zaidi na hauwezi kukabiliwa na tofauti za kelele.

Katika Jaribio la Trafiki la lperf3 kwenye ukurasa wa 10, utendakazi wa PTP wa Intel FPGA PAC N3000 ikiwa na T-TC imewashwa unalinganishwa dhidi ya kadi ya XXV710. Jaribio hili lilichukua data ya PTP4l ya saa zote mbili za watumwa chini ya trafiki ya kuingia au kutoka ambayo hubadilishwa kati ya wapangishi wawili wa Intel FPGA PAC N3000 na kadi ya XXV710. Urekebishaji mkuu wa hali mbaya zaidi unaozingatiwa katika Intel FPGA PAC N3000 ni angalau mara 5 chini kuliko kadi ya XXV710. Pia, kupotoka kwa kawaida kwa vifaa vilivyokamatwa pia kunathibitisha kuwa msaada wa T-TC wa Intel FPGA PAC N3000 inaruhusu ukadiriaji laini wa saa ya Grandmaster.

Ili kuthibitisha zaidi utendakazi wa PTP wa Intel FPGA PAC N3000, chaguzi zinazowezekana za majaribio ni pamoja na:

• Uthibitishaji chini ya PTP pro tofautifiles na viwango vya ujumbe kwa zaidi ya viungo vya Ethaneti moja.
• Tathmini ya Jaribio la Trafiki la lperf3 kwenye ukurasa wa 10 kwa swichi ya hali ya juu zaidi inayoruhusu viwango vya juu vya ujumbe wa PTP.
• Tathmini ya utendakazi wa T-SC na usahihi wake wa wakati wa PTP chini ya Jaribio la Ulinganifu la G.8273.2.

Historia ya Marekebisho ya Hati kwa Jaribio la IEEE 1588 V2

 

Hati Toleo	Mabadiliko
2020.05.30	Kutolewa kwa awali.

 

Nyaraka / Rasilimali

Intel FPGA Kadi ya Kuongeza Kasi Inayowezekana N3000 [pdf] Mwongozo wa Mtumiaji FPGA Programmable Acceleration Card, N3000, Programmable Acceleration Card N3000, FPGA Programmable Acceleration Card N3000, FPGA, IEEE 1588 V2 Jaribio

Marejeleo

• Mwongozo wa Mtumiaji