دليل مستخدم بطاقة التسريع القابلة للبرمجة Intel FPGA N3000
مقدمة
خلفية
تتطلب بطاقة التسريع القابلة للبرمجة Intel FPGA N3000 في شبكة وصول لاسلكية افتراضية (vRAN) دعمًا لـ IEEE1588v2 كبروتوكول زمني دقيق (PTP) لساعات الاتصالات التابعة (T-TSC) لجدولة مهام البرنامج بشكل مناسب. توفر وحدة التحكم Intel Ethernet XL710 في Intel® FPGA PAC N3000 دعم IEEE1588v2. ومع ذلك ، فإن مسار بيانات FPGA يقدم تشويش يؤثر على أداء PTP. تتيح إضافة دائرة ساعة شفافة (T-TC) لـ Intel FPGA PAC N3000 تعويض زمن انتقال FPGA الداخلي وتخفيف آثار الارتعاش ، مما يسمح لـ T-TSC بتقريب وقت المعلم الكبير (ToD) بكفاءة.
موضوعي
تتحقق هذه الاختبارات من صحة استخدام Intel FPGA PAC N3000 باعتباره التابع IEEE1588v2 في شبكة الوصول إلى الراديو المفتوح (O-RAN). يصف هذا المستند:
- اختبار الإعداد
- عملية التحقق
- تقييم أداء آلية الساعة الشفافة في مسار FPGA الخاص بـ Intel FPGA PAC N3000
- أداء PTP من Intel FPGA PAC N3000 أداء Intel FPGA PAC N3000 الذي يدعم الساعة الشفافة هو
مقارنةً بـ Intel FPGA PAC N3000 بدون ساعة شفافة وكذلك مع بطاقة Ethernet أخرى XXV710 في ظل ظروف مرور مختلفة وتكوينات PTP.
المميزات والقيود
الميزات وقيود التحقق من الصحة لدعم Intel FPGA PAC N3000 IEEE1588v2 هي كما يلي:
- حزمة البرامج المستخدمة: Linux PTP Project (PTP4l)
- يدعم برنامج Telecom pro التاليfiles:
- 1588v2 (افتراضي)
- G.8265.1
- G.8275.1
- يدعم ساعة الرقيق PTP ذات الخطوتين.
شركة إنتل. كل الحقوق محفوظة. تعد Intel وشعار Intel وعلامات Intel الأخرى علامات تجارية لشركة Intel Corporation أو الشركات التابعة لها. تضمن Intel أداء منتجات FPGA وأشباه الموصلات وفقًا للمواصفات الحالية وفقًا لضمان Intel القياسي ، ولكنها تحتفظ بالحق في إجراء تغييرات على أي منتجات وخدمات في أي وقت دون إشعار. لا تتحمل Intel أي مسؤولية أو التزام ناشئ عن التطبيق أو استخدام أي معلومات أو منتج أو خدمة موصوفة هنا باستثناء ما تم الاتفاق عليه صراحةً كتابةً من قبل Intel. يُنصح عملاء Intel بالحصول على أحدث إصدار من مواصفات الجهاز قبل الاعتماد على أي معلومات منشورة وقبل تقديم طلبات المنتجات أو الخدمات. * قد تكون الأسماء والعلامات التجارية الأخرى مملوكة لآخرين.
- يدعم وضع الإرسال المتعدد من طرف إلى طرف.
- يدعم تردد تبادل رسائل PTP حتى 128 هرتز.
- هذا هو قيد على خطة التحقق من صحة و Grandmaster المستخدمة. قد تكون تكوينات PTP أعلى من 128 حزمة في الثانية لرسائل PTP ممكنة.
- نظرًا لقيود مفتاح Cisco * Nexus * 93180YC-FX المستخدم في إعداد التحقق من الصحة ، تشير نتائج الأداء في ظل ظروف حركة مرور iperf3 إلى معدل تبادل رسائل PTP البالغ 8 هرتز.
- دعم التغليف:
- النقل عبر L2 (إيثرنت خام) و L3 (UDP / IPv4 / IPv6)
ملحوظة: في هذا المستند ، تستخدم جميع النتائج ارتباط إيثرنت واحد بسرعة 25 جيجابت في الثانية.
- النقل عبر L2 (إيثرنت خام) و L3 (UDP / IPv4 / IPv6)
أدوات وإصدارات السائق
| أدوات | إصدار |
| السير الذاتية | لوحة سيرفر إنتل S2600WF 00.01.0013 |
| OS | سنت أو إس 7.6 |
| النواة | النواة-rt-3.10.0-693.2.2.rt56.623.el7.src. |
| مجموعة أدوات تطوير مستوى البيانات (DPDK) | 18.08 |
| مترجم إنتل سي | 19.0.3 |
| برنامج تشغيل Intel XL710 (برنامج تشغيل i40e) | 2.8.432.9.21 |
| PTP4l | 2.0 |
| إكس إكسبلورر | 8.51.1800.7 EA-Patch1 |
| lperf3 | 3.0.11 |
| ترافجن | مجموعة أدوات Netsniff-ng 0.6.6 |
اختبار المرور IXIA
تستخدم المجموعة الأولى من معايير أداء PTP لـ Intel FPGA PAC N3000 حل IXIA * لاختبار توافق الشبكة و PTP. يشتمل صندوق الهيكل IXIA XGS2 على بطاقة IXIA 40 PORT NOVUS-R100GE8Q28 و IxExplorer التي توفر واجهة رسومية لإعداد PTP Grandmaster افتراضي إلى DUT (Intel FPGA PAC N3000) عبر اتصال إيثرنت واحد بسرعة 25 جيجابت في الثانية. يوضح مخطط الكتلة أدناه طوبولوجيا الاختبار المستهدفة للمعايير المستندة إلى IXIA. تستخدم جميع النتائج حركة مرور متولدة من IXIA لاختبارات حركة الدخول وتستخدم أداة trafgen على مضيف Intel FPGA PAC N3000 لاختبارات حركة الخروج ، حيث يكون اتجاه الدخول أو الخروج دائمًا من منظور DUT (Intel FPGA PAC N3000 ) مضيف. في كلتا الحالتين ، يبلغ متوسط معدل المرور 24 جيجابت في الثانية. يوفر إعداد الاختبار هذا توصيفًا أساسيًا لأداء PTP لـ Intel FPGA PAC N3000 مع تمكين آلية T-TC ، بالإضافة إلى مقارنته بصور المصنع غير TC Intel FPGA PAC N3000 بموجب ITU-T G.8275.1 PTP profile.
طوبولوجيا اختبارات المرور Intel FPGA PAC N3000 تحت IXIA Virtual Grandmaster
نتيجة اختبار المرور IXIA
يلتقط التحليل التالي أداء PTP لـ Intel FPGA PAC N3000 الممكّن لـ TC في ظروف حركة مرور الدخول والخروج. في هذا القسم ، فإن ملف PTP profile تم اعتماد G.8275.1 لجميع اختبارات المرور وجمع البيانات.
حجم الإزاحة الرئيسية
يوضح الشكل التالي حجم الإزاحة الرئيسية التي لاحظها العميل التابع PTP4l لمضيف Intel FPGA PAC N3000 كدالة للوقت المنقضي تحت حركة الدخول والخروج وحركة المرور ثنائية الاتجاه (متوسط الإنتاجية 24.4 جيجابت في الثانية).
متوسط المسار تأخير (MPD)
يوضح الشكل التالي متوسط تأخير المسار ، كما تم حسابه بواسطة تابع PTP4 الذي يستخدم Intel FPGA PAC N3000 كبطاقة واجهة شبكة ، لنفس الاختبار مثل الشكل أعلاه. المدة الإجمالية لكل اختبار من اختبارات المرور الثلاثة لا تقل عن 16 ساعة.
يسرد الجدول التالي التحليل الإحصائي لاختبارات المرور الثلاثة. تحت عبء حركة المرور بالقرب من سعة القناة ، يحافظ جهاز PTP4l الذي يستخدم Intel FPGA PAC N3000 على موازنة المرحلة إلى المدير الافتراضي لـ IXIA في غضون 53 نانوثانية لجميع اختبارات المرور. بالإضافة إلى ذلك ، يكون الانحراف المعياري لحجم الإزاحة الرئيسية أقل من 5 نانوثانية.
تفاصيل إحصائية عن أداء PTP
| G.8275.1 بي تي بي بروfile | دخول المرور (24 جيجابت في الثانية) | حركة المرور الخارجة (24 جيجابت في الثانية) | حركة ثنائية الاتجاه (24 جيجابت في الثانية) |
| إدارة الموارد البشرية | 6.35 نانوثانية | 8.4 نانوثانية | 9.2 نانوثانية |
| StdDev (إزاحة القيمة المطلقة (القصوى)) | 3.68 نانوثانية | 3.78 نانوثانية | 4.5 نانوثانية |
| StdDev (من MPD) | 1.78 نانوثانية | 2.1 نانوثانية | 2.38 نانوثانية |
| ماكس تعويض | 36 نانوثانية | 33 نانوثانية | 53 نانوثانية |
تمثل الأرقام التالية حجم التخالف الرئيسي ومتوسط تأخير المسير (MPD) ، في إطار اختبار حركة مرور ثنائي الاتجاه يبلغ 16 جيجابت في الثانية لمدة 24 ساعة لتغليفات PTP المختلفة. تشير الرسوم البيانية اليسرى في هذه الأشكال إلى معايير PTP ضمن تغليف IPv4 / UDP ، بينما يكون تغليف رسائل PTP للرسوم البيانية اليمنى في L2 (إيثرنت خام). أداء العبيد PTP4l مشابه تمامًا ، وأكبر حجم إزاحة رئيسية أسوأ حالة هو 53 نانوثانية و 45 نانوثانية لتغليف IPv4 / UDP و L2 ، على التوالي. الانحراف المعياري لإزاحة الحجم هو 4.49 نانوثانية و 4.55 نانوثانية لتغليف IPv4 / UDP و L2 ، على التوالي.
حجم الإزاحة الرئيسية
يوضح الشكل التالي حجم الإزاحة الرئيسية تحت حركة مرور ثنائية الاتجاه بسرعة 24 جيجابت في الثانية ، تغليف IPv4 (يسار) و L2 (يمين) ، G8275.1 Profile.
متوسط المسار تأخير (MPD)
يوضح الشكل التالي متوسط تأخير المسار لمضيف PTP3000l التابع لمضيف Intel FPGA PAC N4 ضمن حركة مرور ثنائية الاتجاه بسرعة 24 جيجابت في الثانية ، تغليف IPv4 (يسار) و L2 (يمين) ، G8275.1 Profile.
القيم المطلقة لـ MPD ليست مؤشرًا واضحًا على تناسق PTP ، لأنها تعتمد على كبلات الطول وزمن انتقال مسار البيانات وما إلى ذلك ؛ ومع ذلك ، فإن النظر إلى تباينات MPD المنخفضة (2.381 نانوثانية و 2.377 نانوثانية لحالة IPv4 و L2 ، على التوالي) يجعل من الواضح أن حساب PTP MPD دقيق باستمرار عبر كلا التغطيتين. يتحقق من تناسق أداء PTP عبر وضعي التغليف. يرجع تغيير المستوى في MPD المحسوب في الرسم البياني L2 (في الشكل أعلاه ، الرسم البياني الأيمن) إلى التأثير المتزايد لحركة المرور المطبقة. أولاً ، القناة خاملة (MPD rms 55.3 نانوثانية) ، ثم يتم تطبيق حركة الدخول (الخطوة المتزايدة الثانية ، MPD rms هي 85.44 نانوثانية) ، متبوعة بحركة خروج متزامنة ، مما ينتج عنه MPD محسوب قدره 108.98 نانوثانية. تتراكب الأرقام التالية على حجم الإزاحة الرئيسية و MPD المحسوب لاختبار المرور ثنائي الاتجاه المطبق على كل من الرقيق PTP4l باستخدام Intel FPGA PAC N3000 مع آلية T-TC ، بالإضافة إلى أخرى تستخدم Intel FPGA PACN3000 بدون TC وظائف. تبدأ اختبارات T-TC Intel FPGA PAC N3000 (برتقالي) من الوقت صفر ، بينما يبدأ اختبار PTP الذي يستخدم غير TC Intel FPGA PAC N3000 (أزرق) حوالي T = 2300 ثانية.
حجم الإزاحة الرئيسية
يوضح الشكل التالي حجم الإزاحة الرئيسية تحت حركة مرور الدخول (24 جيجابت في الثانية) ، مع دعم TTC وبدونه ، G.8275.1 Profile.
في الشكل أعلاه ، يتشابه أداء PTP الخاص بـ Intel FPGA PAC N3000 المزود بتقنية TC تحت حركة المرور مع أداء غير TC Intel FPGA PAC N3000 لأول 2300 ثانية. تم إبراز فعالية آلية T-TC في Intel FPGA PAC N3000 في مقطع الاختبار (بعد 2300 ثانية) حيث يتم تطبيق حمل مرور متساوي على واجهات كلتا البطاقتين. وبالمثل في الشكل أدناه ، تتم ملاحظة حسابات MPD قبل وبعد تطبيق الحركة على القناة. يتم تسليط الضوء على فعالية آلية T-TC في التعويض عن وقت بقاء الحزم وهو زمن انتقال الحزمة عبر مسار FPGA بين 25G و 40G MACs.
متوسط المسار تأخير (MPD)
يوضح الشكل التالي متوسط تأخير المسار لمضيف PTP3000l التابع لمضيف Intel FPGA PAC N4 ضمن حركة مرور الدخول (24 جيجابت في الثانية) ، مع دعم T-TC وبدونه ، G.8275.1 Profile.
توضح هذه الأرقام خوارزمية المؤازرة الخاصة بالرقيق PTP4l ، نظرًا لتصحيح وقت الإقامة لـ TC ، نرى اختلافات صغيرة في متوسط حسابات تأخير المسار. لذلك ، يتم تقليل تأثير تقلبات التأخير على تقريب التخالف الرئيسي. يسرد الجدول التالي التحليل الإحصائي لأداء PTP ، والذي يتضمن RMS والانحراف المعياري للإزاحة الرئيسية ، والانحراف المعياري لمتوسط تأخير المسار ، بالإضافة إلى أسوأ حالة إزاحة رئيسية لـ Intel FPGA PAC N3000 مع وبدون T- دعم TC.
تفاصيل إحصائية عن أداء PTP تحت المرور الوافد
| دخول المرور (24 جيجابت في الثانية) G.8275.1 PTP Profile | إنتل FPGA PAC N3000 مع T- TC | Intel FPGA PAC N3000 بدون T-TC |
| إدارة الموارد البشرية | 6.34 نانوثانية | 40.5 نانوثانية |
| StdDev (إزاحة القيمة المطلقة (القصوى)) | 3.65 نانوثانية | 15.5 نانوثانية |
| StdDev (من MPD) | 1.79 نانوثانية | 18.1 نانوثانية |
| ماكس تعويض | 34 نانوثانية | 143 نانوثانية |
مقارنة مباشرة بين Intel FPGA PAC N3000 المدعوم من TC والإصدار غير TC
يُظهر أن أداء PTP أقل بمقدار 4x إلى 6x فيما يتعلق بأي من الإحصائيات
المقاييس (أسوأ حالة ، RMS أو الانحراف المعياري للإزاحة الرئيسية). أسوأ الحالات
الإزاحة الرئيسية لتكوين PTP G.8275.1 لـ T-TC Intel FPGA PAC N3000 هي 34
ns تحت ظروف حركة الدخول عند حد عرض نطاق القناة (24.4 جيجابت في الثانية).
اختبار المرور lperf3
يصف هذا القسم اختبار قياس حركة المرور iperf3 لإجراء مزيد من التقييم لأداء PTP الخاص بـ Intel FPGA PAC N3000. تم استخدام أداة iperf3 لمحاكاة ظروف حركة المرور النشطة. تتضمن بنية الشبكة لمعايير حركة مرور iperf3 ، الموضحة في الشكل أدناه ، توصيل خادمين ، يستخدم كل منهما بطاقة DUT (Intel FPGA PAC N3000 و XXV710) ، بمحول Cisco Nexus 93180YC FX. يعمل مفتاح Cisco كساعة حد (T-BC) بين اثنين من عبيد DUT PTP و Calnex Paragon-NEO Grandmaster.
طوبولوجيا الشبكة لاختبار المرور Intel FPGA PAC N3000 lperf3
يوفر إخراج PTP4l على كل من مضيفي DUT قياسات بيانات لأداء PTP لكل جهاز تابع في الإعداد (Intel FPGA PAC N3000 و XXV710). بالنسبة لاختبار المرور iperf3 ، تنطبق الشروط والتكوينات التالية على جميع الرسوم البيانية وتحليل الأداء:
- عرض النطاق الترددي المجمع البالغ 17 جيجابت في الثانية (كل من TCP و UDP) ، إما الخروج أو الدخول أو ثنائي الاتجاه إلى Intel FPGA PAC N3000.
- تغليف IPv4 لحزم PTP ، بسبب قيود التكوين على مفتاح Cisco Nexus 93180YC-FX.
- يقتصر معدل تبادل رسائل PTP على 8 حزم / ثانية ، بسبب قيود التكوين على محول Cisco Nexus 93180YC-FX.
نتيجة اختبار المرور perf3
يلتقط التحليل التالي أداء بطاقة Intel FPGA PAC N3000 و XXV710 ، وكلاهما يعملان في نفس الوقت كبطاقة واجهة شبكة من العبيد PTP (T-TSC) و Calnex Paragon NEO Grandmaster من خلال مفتاح T-BC Cisco.
توضح الأرقام التالية حجم الإزاحة الرئيسية و MPD بمرور الوقت لثلاثة اختبارات مرور مختلفة باستخدام Intel FPGA PAC N3000 مع بطاقة T-TC و XXV710. في كلتا البطاقتين ، يكون لحركة المرور ثنائية الاتجاه أكبر تأثير على أداء PTP4l. مدة اختبار المرور 10 ساعات. في الأشكال التالية ، يشير ذيل الرسم البياني إلى نقطة في الوقت المحدد حيث تتوقف حركة المرور وينخفض حجم تعويض PTP الرئيسي إلى مستوياته المنخفضة ، بسبب القناة الخاملة.
حجم الإزاحة الرئيسية لـ Intel FPGA PAC N3000
يوضح الشكل التالي متوسط تأخير المسار لـ Intel FPGA PAC N3000 مع T TC ، تحت الدخول والخروج وحركة مرور iperf3 ثنائية الاتجاه.
متوسط تأخير المسار (MPD) لـ Intel FPGA PAC N3000
يوضح الشكل التالي متوسط تأخير المسار لـ Intel FPGA PAC N3000 مع T TC ، تحت الدخول والخروج وحركة مرور iperf3 ثنائية الاتجاه.
حجم الإزاحة الرئيسية لـ XXV710
يوضح الشكل التالي حجم الإزاحة الرئيسية لـ XXV710 ، تحت حركة الدخول والخروج وحركة مرور iperf3 ثنائية الاتجاه.
متوسط تأخير المسار (MPD) لـ XXV710
يوضح الشكل التالي متوسط تأخير المسار لـ XXV710 ، تحت حركة الدخول والخروج وحركة مرور iperf3 ثنائية الاتجاه.
فيما يتعلق بأداء Intel FPGA PAC N3000 PTP ، فإن أسوأ إزاحة رئيسية تحت أي حالة مرور هي 90 نانوثانية. بينما في ظل نفس ظروف حركة المرور ثنائية الاتجاه ، فإن RMS للإزاحة الرئيسية Intel FPGA PAC N3000 أفضل 5.6x من بطاقة XXV710.
| إنتل FPGA PAC N3000 | بطاقة XXV710 | |||||
| دخول المرور10 جيجا | خروج حركة المرور 18G | حركة ثنائية الاتجاه18 جيجا | دخول المرور18 جيجا | خروج حركة المرور 10G | حركة ثنائية الاتجاه18 جيجا | |
| إدارة الموارد البشرية | 27.6 نانوثانية | 14.2 نانوثانية | 27.2 نانوثانية | 93.96 نانوثانية | 164.2 نانوثانية | 154.7 نانوثانية |
| StdDev (إزاحة القيمة المطلقة (القصوى)) | 9.8 نانوثانية | 8.7 نانوثانية | 14.6 نانوثانية | 61.2 نانوثانية | 123.8 نانوثانية | 100 نانوثانية |
| StdDev (من MPD) | 21.6 نانوثانية | 9.2 نانوثانية | 20.6 نانوثانية | 55.58 نانوثانية | 55.3 نانوثانية | 75.9 نانوثانية |
| ماكس تعويض | 84 نانوثانية | 62 نانوثانية | 90 نانوثانية | 474 نانوثانية | 1,106 نانوثانية | 958 نانوثانية |
والجدير بالذكر أن الإزاحة الرئيسية لـ Intel FPGA PAC N3000 لها انحراف معياري أقل ،
ما لا يقل عن 5x أقل من بطاقة XXV710 ، يشير إلى أن تقريب PTP لـ
تعد ساعة Grandmaster أقل حساسية لزمن الاستجابة أو اختلافات الضوضاء تحت حركة المرور في
إنتل FPGA PAC N3000.
عند مقارنتها بنتيجة اختبار المرور IXIA في الصفحة 5 ، يكون حجم أسوأ حالة
يظهر الإزاحة الرئيسية باستخدام T-TC مع Intel FPGA PAC N3000 أعلى. بجانب
الاختلافات في طوبولوجيا الشبكة وعرض النطاق الترددي للقناة ، ويرجع ذلك إلى Intel
يتم التقاط FPGA PAC N3000 تحت G.8275.1 PTP profile (معدل مزامنة 16 هرتز) ، بينما
معدل رسائل المزامنة في هذه الحالة مقيد بـ 8 حزم في الثانية.
حجم مقارنة الأوفست الرئيسية
يوضح الشكل التالي حجم مقارنة الإزاحة الرئيسية في إطار حركة مرور iperf3 ثنائية الاتجاه.
مقارنة متوسط تأخير المسار (MPD)
يوضح الشكل التالي مقارنة متوسط تأخير المسار ضمن حركة مرور iperf3 ثنائية الاتجاه.
أداء PTP المتفوق لبطاقة Intel FPGA PAC N3000 ، عند مقارنته ببطاقة XXV710 ، يتم دعمه أيضًا من خلال الانحراف الأعلى الواضح لمتوسط تأخير المسار المحسوب (MPD) لـ XXV710 و Intel FPGA PAC N3000 في كل اختبار من اختبارات المرور المستهدفة ، من أجل السابقampلو ثنائية الاتجاه iperf3 حركة المرور. تجاهل القيمة المتوسطة في كل حالة MPD ، والتي يمكن أن تكون مختلفة بسبب عدد من الأسباب ، مثل كبلات Ethernet المختلفة وزمن الانتقال الأساسي المختلف. التباين الملحوظ والارتفاع الملحوظ في قيم بطاقة XXV710 غير موجود في Intel FPGA PAC N3000.
RMS لـ 8 مقارنة رئيسية متتالية للإزاحة الرئيسية
خاتمة
يضيف مسار بيانات FPGA بين QSFP28 (25G MAC) و Intel XL710 (40G MAC) زمن انتقال حزمة متغير يؤثر على دقة التقريب لـ PTP Slave. توفر إضافة دعم الساعة الشفافة (T-TC) في منطق FPGA الناعم لـ Intel FPGA PAC N3000 تعويض زمن انتقال الحزمة هذا عن طريق إلحاق وقت بقائها في حقل التصحيح لرسائل PTP المغلفة. تؤكد النتائج أن آلية T-TC تعمل على تحسين أداء دقة جهاز PTP4l.
أيضًا ، تُظهر نتيجة اختبار المرور IXIA في الصفحة 5 أن دعم T-TC في مسار بيانات FPGA يعزز أداء PTP بمقدار 4x على الأقل ، عند مقارنته بـ Intel FPGA PAC N3000 بدون دعم T-TC. تقدم Intel FPGA PAC N3000 مع T-TC إزاحة رئيسية لأسوأ حالة تبلغ 53 نانوثانية تحت أحمال مرور الدخول أو الخروج أو ثنائية الاتجاه بحد سعة القناة (25 جيجابت في الثانية). وبالتالي ، مع دعم T-TC ، يكون أداء Intel FPGA PAC N3000 PTP أكثر دقة وأقل عرضة لتغيرات الضوضاء.
في اختبار المرور lperf3 في الصفحة 10 ، تتم مقارنة أداء PTP الخاص بـ Intel FPGA PAC N3000 مع T-TC الممكّن مقابل بطاقة XXV710. التقط هذا الاختبار بيانات PTP4l لكل من ساعات الرقيق تحت حركة مرور الدخول أو الخروج التي يتم تبادلها بين مضيفي بطاقة Intel FPGA PAC N3000 و XXV710. أسوأ إزاحة رئيسية لوحظت في Intel FPGA PAC N3000 أقل بخمس مرات على الأقل من بطاقة XXV5. يثبت أيضًا الانحراف المعياري للإزاحات الملتقطة أن دعم T-TC لـ Intel FPGA PAC N710 يسمح بتقريب أكثر سلاسة لساعة Grandmaster.
للتحقق بشكل أكبر من أداء PTP لـ Intel FPGA PAC N3000 ، تشمل خيارات الاختبار المحتملة ما يلي:
- التحقق من صحة تحت PTP pro مختلفةfiles ومعدلات الرسائل لأكثر من ارتباط إيثرنت.
- تقييم اختبار المرور lperf3 في الصفحة 10 باستخدام مفتاح أكثر تقدمًا يسمح بمعدلات رسائل PTP أعلى.
- تقييم وظيفة T-SC ودقة توقيت PTP بموجب اختبار المطابقة G.8273.2.
محفوظات مراجعة المستند لاختبار IEEE 1588 V2
| وثيقة إصدار | التغييرات |
| 2020.05.30 | الإصدار الأولي. |
المستندات / الموارد
 |
انتل بطاقة تسريع قابلة للبرمجة N3000 FPGA [بي دي اف] دليل المستخدم بطاقة تسريع قابلة للبرمجة FPGA ، N3000 ، بطاقة تسريع قابلة للبرمجة N3000 ، اختبار بطاقة تسريع قابلة للبرمجة FPGA N3000 ، FPGA ، اختبار IEEE 1588 V2 |
