intel FPGA programmerbart accelerationskort N3000 brugervejledning

Indledning

Baggrund

Intel FPGA Programmable Acceleration Card N3000 i et virtualiseret radioadgangsnetværk (vRAN) kræver understøttelse af IEEE1588v2 som en Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) for at planlægge softwareopgaver korrekt. Intel Ethernet Controller XL710 i Intel® FPGA PAC N3000 giver IEEE1588v2-understøttelse. FPGA-datastien introducerer dog jitter, der påvirker PTP-ydelsen. Tilføjelse af et transparent clock (T-TC) kredsløb gør det muligt for Intel FPGA PAC N3000 at kompensere for dens FPGA interne latens og afbøde virkningerne af jitteren, hvilket gør det muligt for T-TSC at tilnærme Grandmaster's Time of Day (ToD) effektivt.

Objektiv

Disse tests validerer brugen af ​​Intel FPGA PAC N3000 som IEEE1588v2-slave i Open Radio Access Network (O-RAN). Dette dokument beskriver:

• Testopsætning
• Verifikationsproces
• Ydeevneevaluering af gennemsigtig urmekanisme i FPGA-stien til Intel FPGA PAC N3000
• PTP-ydeevne for Intel FPGA PAC N3000 Ydeevnen for Intel FPGA PAC N3000, der understøtter det gennemsigtige ur, er
  sammenlignet med Intel FPGA PAC N3000 uden gennemsigtigt ur samt med et andet Ethernet-kort XXV710 under forskellige trafikforhold og PTP-konfigurationer.

Funktioner og begrænsninger

Funktionerne og valideringsbegrænsningerne for Intel FPGA PAC N3000 IEEE1588v2-understøttelse er som følger:

• Brugt softwarestak: Linux PTP Project (PTP4l)
• Understøtter følgende telecom profiles:
  •  1588v2 (standard)
  • G.8265.1
  • G.8275.1
• Understøtter to-trins PTP slave ur.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester. *Andre navne og mærker kan hævdes at være andres ejendom.

• Understøtter end-to-end multicast-tilstand.
• Understøtter PTP-meddelelsesudvekslingsfrekvens på op til 128 Hz.
  • Dette er en begrænsning af valideringsplanen og den ansatte stormester. PTP-konfigurationer højere end 128 pakker pr. sekund for PTP-meddelelser kan være mulige.
• På grund af begrænsninger af Cisco* Nexus* 93180YC-FX-switchen, der bruges i valideringsopsætningen, refererer ydeevneresultaterne under iperf3-trafikforhold til PTP-meddelelsesudvekslingskurs på 8 Hz.
• Indkapslingsstøtte:
  • Transport over L2 (rå Ethernet) og L3 (UDP/IPv4/IPv6)
    Note: I dette dokument bruger alle resultater et enkelt 25 Gbps Ethernet-link.

Værktøjer og driverversioner

Værktøjer	Version
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Kernel	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane Development Kit (DPDK)	18.08
Intel C-kompiler	19.0.3
Intel XL710-driver (i40e-driver)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 IXIA Trafiktest

Det første sæt PTP-ydeevnebenchmarks for Intel FPGA PAC N3000 bruger en IXIA*-løsning til netværks- og PTP-overensstemmelsestest. IXIA XGS2 chassisboksen inkluderer et IXIA 40 PORT NOVUS-R100GE8Q28-kort og IxExplorer, som giver et grafisk interface til opsætning af en virtuel PTP Grandmaster til DUT (Intel FPGA PAC N3000) over en enkelt 25 Gbps direkte Ethernet-forbindelse. Blokdiagrammet nedenfor illustrerer den målrettede testtopologi for de IXIA-baserede benchmarks. Alle resultaterne bruger IXIA-genereret trafik til indgangstrafiktestene og bruger trafgenværktøjet på Intel FPGA PAC N3000 værten til udgangstrafiktestene, hvor indgangs- eller udgangsretningen altid er fra DUT'ens perspektiv (Intel FPGA PAC N3000) ) vært. I begge tilfælde er den gennemsnitlige trafikhastighed 24 Gbps. Denne testopsætning giver en baseline karakterisering af PTP-ydeevnen for Intel FPGA PAC N3000 med T-TC-mekanismen aktiveret, samt sammenligner den med ikke-TC Intel FPGA PAC N3000 fabriksbilledet under ITU-T G.8275.1 PTP profile.

Topologi til Intel FPGA PAC N3000 Trafiktest under IXIA Virtual Grandmaster

Resultat af IXIA trafiktest

Følgende analyse fanger PTP-ydeevnen af ​​den TC-aktiverede Intel FPGA PAC N3000 under ind- og udgående trafikforhold. I dette afsnit er PTP profile G.8275.1 er blevet brugt til alle trafiktest og dataindsamling.

Størrelsen af ​​Master Offset

Følgende figur viser størrelsen af ​​master-offset observeret af PTP4l-slaveklienten på Intel FPGA PAC N3000-værten som funktion af forløbet tid under indgang, udgang og tovejstrafik (gennemsnitlig gennemstrømning på 24.4 Gbps).

Mean Path Delay (MPD)

Følgende figur viser den gennemsnitlige vejforsinkelse, som beregnet af PTP4-slaven, der bruger Intel FPGA PAC N3000 som et netværkskort, til samme test som ovenstående figur. Den samlede varighed af hver af de tre trafiktest er mindst 16 timer.

Følgende tabel viser statistisk analyse af de tre trafiktest. Under en trafikbelastning tæt på kanalkapaciteten bevarer PTP4l-slaven, der bruger Intel FPGA PAC N3000, sin faseforskydning til IXIA's virtuelle stormester inden for 53 ns for alle trafiktests. Derudover er standardafvigelsen af ​​master offset-størrelsen under 5 ns.

Statistiske detaljer om PTP-ydelsen

G.8275.1 PTP Profile	Indgående trafik (24 Gbps)	Udgående trafik (24 Gbps)	Tovejs trafik (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (af abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (af MPD)	1.78 ns	2.1 ns	2.38 ns
Max offset	36 ns	33 ns	53 ns

 

De følgende figurer repræsenterer størrelsen af ​​masteroffset og middelvejsforsinkelsen (MPD) under en 16 timer lang 24 Gbps tovejs trafiktest for forskellige PTP-indkapslinger. De venstre grafer i disse figurer henviser til PTP-benchmarks under IPv4/UDP-indkapsling, mens PTP-meddelelsesindkapslingen af ​​de højre grafer er i L2 (rå Ethernet). PTP4l-slaveydelsen er ret ens, den værst tænkelige masteroffset-størrelse er 53 ns og 45 ns for henholdsvis IPv4/UDP- og L2-indkapsling. Standardafvigelsen af ​​størrelsesforskydningen er 4.49 ns og 4.55 ns for henholdsvis IPv4/UDP- og L2-indkapsling.

Størrelsen af ​​Master Offset

Følgende figur viser størrelsen af ​​master offset under 24 Gbps tovejstrafik, IPv4 (venstre) og L2 (højre) indkapsling, G8275.1 Profile.

Mean Path Delay (MPD)

Følgende figur viser den gennemsnitlige vejforsinkelse for Intel FPGA PAC N3000 vært PTP4l slave under 24 Gbps tovejstrafik, IPv4 (venstre) og L2 (højre) indkapsling, G8275.1 Profile.

De absolutte værdier af MPD'en er ikke en klar indikation af PTP-konsistens, da det afhænger af længden af ​​kabler, datasti-latens og så videre; ser man på de lave MPD-variationer (2.381 ns og 2.377 ns for henholdsvis IPv4- og L2-tilfælde) gør det det klart, at PTP MPD-beregningen er konsekvent nøjagtig på tværs af begge indkapslinger. Det verificerer konsistensen af ​​PTP-ydelsen på tværs af begge indkapslingstilstande. Niveauændringen i den beregnede MPD i L2-grafen (i ovenstående figur, højre graf) skyldes den inkrementelle effekt af den anvendte trafik. For det første er kanalen inaktiv (MPD rms er 55.3 ns), derefter anvendes indgående trafik (andet inkrementelle trin, MPD rms er 85.44 ns), efterfulgt af samtidig udgående trafik, hvilket resulterer i en beregnet MPD på 108.98 ns. Følgende figurer overlapper størrelsen af ​​masteroffset og den beregnede MPD af den tovejs trafiktest, der anvendes på både en PTP4l-slave, der bruger Intel FPGA PAC N3000 med T-TC-mekanisme, såvel som på en anden, der bruger Intel FPGA PACN3000 uden TC funktionalitet. T-TC Intel FPGA PAC N3000-testene (orange) starter fra tidspunktet nul, mens PTP-testen, der bruger ikke-TC Intel FPGA PAC N3000 (blå) starter omkring T = 2300 sekunder.

Størrelsen af ​​Master Offset

Følgende figur viser størrelsen af ​​master offset under indgående trafik (24 Gbps), med og uden TTC-understøttelse, G.8275.1 Profile.

I ovenstående figur svarer PTP-ydeevnen af ​​den TC-aktiverede Intel FPGA PAC N3000 under trafik til den ikke-TC Intel FPGA PAC N3000 i de første 2300 sekunder. Effektiviteten af ​​T-TC-mekanismen i Intel FPGA PAC N3000 er fremhævet i testsegmentet (efter det 2300. sekund), hvor der påføres ens trafikbelastning på begge korts grænseflader. På samme måde i figuren nedenfor observeres MPD-beregningerne før og efter påføring af trafikken på kanalen. Effektiviteten af ​​T-TC-mekanismen fremhæves ved at kompensere for pakkernes opholdstid, som er pakkelatensen gennem FPGA-stien mellem 25G og 40G MAC'erne.

Mean Path Delay (MPD)

Følgende figur viser den gennemsnitlige vejforsinkelse for Intel FPGA PAC N3000-værts-PTP4l-slave under Ingress-trafik (24 Gbps), med og uden T-TC-understøttelse, G.8275.1 Profile.

Disse tal viser PTP4l-slavens servoalgoritme, på grund af opholdstidskorrektionen af ​​TC'en ser vi små forskelle i beregningerne af den gennemsnitlige vejforsinkelse. Derfor reduceres virkningen af ​​forsinkelsesfluktuationerne på masteroffset-tilnærmelsen. Følgende tabel viser statistisk analyse af PTP-ydeevnen, som inkluderer RMS og standardafvigelse af masteroffset, standardafvigelse af middelvejforsinkelsen samt worst case master offset for Intel FPGA PAC N3000 med og uden T- TC support.

Statistiske detaljer om PTP-ydelsen under indgående trafik

Indgående trafik (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 med T-TC	Intel FPGA PAC N3000 uden T-TC
RMS	6.34 ns	40.5 ns
StdDev (af abs(max) offset)	3.65 ns	15.5 ns
StdDev (af MPD)	1.79 ns	18.1 ns
Max offset	34 ns	143 ns

En direkte sammenligning af den TC-understøttede Intel FPGA PAC N3000 med den ikke-TC-version
Viser, at PTP-ydelsen er 4x til 6x lavere i forhold til nogen af ​​de statistiske
metrics (worst case, RMS eller standardafvigelse af master offset). Det værste tilfælde
master offset for G.8275.1 PTP-konfigurationen af ​​T-TC Intel FPGA PAC N3000 er 34
ns under indgående trafikforhold ved grænsen for kanalbåndbredden (24.4 Gbps).

lperf3 Trafiktest

Dette afsnit beskriver iperf3-trafikbenchmarking-testen for yderligere at evaluere PTP-ydeevnen af ​​Intel FPGA PAC N3000. iperf3-værktøjet er blevet brugt til at efterligne aktive trafikforhold. Netværkstopologien for iperf3-trafikbenchmarks, vist i figuren nedenfor, involverer tilslutning af to servere, der hver bruger et DUT-kort (Intel FPGA PAC N3000 og XXV710), til Cisco Nexus 93180YC FX-switch. Cisco-switchen fungerer som et grænseur (T-BC) mellem de to DUT PTP-slaver og Calnex Paragon-NEO Grandmaster.

Netværkstopologi til Intel FPGA PAC N3000 lperf3 Trafiktest

PTP4l-outputtet på hver af DUT-værterne giver datamålinger af PTP-ydelsen for hver slaveenhed i opsætningen (Intel FPGA PAC N3000 og XXV710). For iperf3 trafiktest gælder følgende betingelser og konfigurationer for alle grafer og ydelsesanalyse:

• 17 Gbps aggregeret båndbredde af trafik (både TCP og UDP), enten udgående eller indgående eller tovejs til Intel FPGA PAC N3000.
• IPv4-indkapsling af PTP-pakker på grund af konfigurationsbegrænsning på Cisco Nexus 93180YC-FX-switch.
• PTP-meddelelsesudvekslingshastighed begrænset til 8 pakker/sekund på grund af konfigurationsbegrænsning på Cisco Nexus 93180YC-FX-switch.

perf3 Trafiktestresultat

Følgende analyse fanger ydeevnen af ​​Intel FPGA PAC N3000- og XXV710-kort, der begge samtidig fungerer som et netværkskort for PTP-slaver (T-TSC) Calnex Paragon NEO Grandmaster gennem T-BC Cisco-switchen.

De følgende figurer viser størrelsen af ​​master offset og MPD over tid for tre forskellige trafiktests ved brug af Intel FPGA PAC N3000 med T-TC og XXV710 kort. På begge kort har tovejstrafik den største effekt på PTP4l-ydelsen. Trafiktestens varighed er 10 timer lang. I de følgende figurer markerer grafens ende et tidspunkt, hvor trafikken stopper, og størrelsen af ​​PTP-masteroffset falder til dets lave niveauer på grund af den ledige kanal.

Størrelsen af ​​Master Offset til Intel FPGA PAC N3000

Følgende figur viser den gennemsnitlige vejforsinkelse for Intel FPGA PAC N3000 med T TC, under indgang, udgående og tovejs iperf3-trafik.

Mean Path Delay (MPD) til Intel FPGA PAC N3000

Følgende figur viser den gennemsnitlige vejforsinkelse for Intel FPGA PAC N3000 med T TC, under indgang, udgående og tovejs iperf3-trafik.

Størrelsen af ​​Master Offset for XXV710

Følgende figur viser størrelsen af ​​master offset for XXV710, under indgående, udgående og tovejs iperf3 trafik.

Mean Path Delay (MPD) for XXV710

Følgende figur viser den gennemsnitlige vejforsinkelse for for XXV710, under indgang, udgående og tovejs iperf3-trafik.

Med hensyn til Intel FPGA PAC N3000 PTP-ydeevnen er den værst tænkelige masteroffset under enhver trafiktilstand inden for 90 ns. Mens under de samme tovejs trafikforhold, er RMS for Intel FPGA PAC N3000 master offset 5.6x bedre end XXV710-kortet.

	Intel FPGA PAC N3000			XXV710 kort
	Indgående trafik10G	Udgående trafik 18G	Tovejs trafik18G	Indgående trafik18G	Udgående trafik 10G	Tovejs trafik18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(af abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (af MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Navnlig har master offset af Intel FPGA PAC N3000 lavere standardafvigelse,
mindst 5x mindre end XXV710-kortet, betyder, at PTP-tilnærmelsen af
Grandmaster ur er mindre følsomt over for latenstid eller støjvariationer under trafik i
Intel FPGA PAC N3000.
Sammenlignet med IXIA Traffic Test Resultatet på side 5, er den værst tænkelige størrelse af
master offset med en T-TC aktiveret Intel FPGA PAC N3000 ser højere ud. Udover
forskellene i netværkstopologi og kanalbåndbredder, dette skyldes Intel
FPGA PAC N3000 bliver fanget under en G.8275.1 PTP profile (16 Hz synkroniseringshastighed), mens
synkroniseringsmeddelelseshastigheden i dette tilfælde er begrænset til 8 pakker pr. sekund.

Størrelse af Master Offset Sammenligning

Den følgende figur viser størrelsen af ​​master offset sammenligning under tovejs iperf3 trafik.

Middelvejsforsinkelse (MPD) sammenligning

Følgende figur viser den gennemsnitlige vejforsinkelsessammenligning under tovejs iperf3-trafik.

Den overlegne PTP-ydeevne af Intel FPGA PAC N3000, sammenlignet med XXV710-kortet, understøttes også af den åbenlyst større afvigelse af den beregnede middelvejsforsinkelse (MPD) for XXV710 og Intel FPGA PAC N3000 i hver af de målrettede trafiktest, for eksamptovejs iperf3-trafik. Ignorer middelværdien i hvert MPD-tilfælde, som kan være forskellig på grund af en række årsager, såsom forskellige Ethernet-kabler og forskellig kernelatens. Den observerede forskel og stigning i værdier for XXV710-kortet er ikke til stede i Intel FPGA PAC N3000.

RMS på 8 på hinanden følgende Master Offset Sammenligning

Konklusion

FPGA-datastien mellem QSFP28 (25G MAC) og Intel XL710 (40G MAC) tilføjer en variabel pakkeforsinkelse, som påvirker tilnærmelsesnøjagtigheden af ​​PTP-slaven. Tilføjelse af Transparent Clock (T-TC)-understøttelse i den bløde FPGA-logik i Intel FPGA PAC N3000 giver kompensation for denne pakkeforsinkelse ved at tilføje dens opholdstid i korrektionsfeltet for indkapslede PTP-meddelelser. Resultaterne bekræfter, at T-TC-mekanismen forbedrer nøjagtigheden af ​​PTP4l-slaven.

IXIA Trafiktestresultatet på side 5 viser også, at T-TC-understøttelsen i FPGA-datastien forbedrer PTP-ydeevnen med mindst 4x sammenlignet med Intel FPGA PAC N3000 uden T-TC-understøttelse. Intel FPGA PAC N3000 med T-TC præsenterer en worst-case master offset på 53 ns under ind-, udgående eller tovejs trafikbelastninger ved grænsen for kanalkapacitet (25 Gbps). Med T-TC-understøttelse er Intel FPGA PAC N3000 PTP-ydeevnen derfor både mere nøjagtig og mindre tilbøjelig til støjvariationer.

I lperf3 Trafiktest på side 10 sammenlignes PTP-ydeevnen for Intel FPGA PAC N3000 med T-TC aktiveret med et XXV710-kort. Denne test fangede PTP4l-dataene for begge slave-ure under indgående eller udgående trafik, der udveksles mellem de to værter på Intel FPGA PAC N3000 og XXV710-kort. Det værst tænkelige masteroffset, der er observeret i Intel FPGA PAC N3000, er mindst 5 gange lavere end XXV710-kortet. Standardafvigelsen for de registrerede offsets beviser også, at T-TC-understøttelsen af ​​Intel FPGA PAC N3000 tillader en jævnere tilnærmelse af Grandmasters ur.

For yderligere at validere PTP-ydeevnen af ​​Intel FPGA PAC N3000 omfatter de potentielle testmuligheder:

• Validering under forskellige PTP profiles og beskedhastigheder for mere end ét Ethernet-link.
• Evaluering af lperf3-trafiktest på side 10 med en mere avanceret switch, der tillader højere PTP-meddelelseshastigheder.
• Evaluering af T-SC funktionaliteten og dens PTP timing nøjagtighed under G.8273.2 Overensstemmelsestest.

Dokumentrevisionshistorik for IEEE 1588 V2-test

 

Dokument Version	Ændringer
2020.05.30	Første udgivelse.

 

Dokumenter/ressourcer

intel FPGA programmerbart accelerationskort N3000 [pdfBrugervejledning FPGA programmerbart accelerationskort, N3000, programmerbart accelerationskort N3000, FPGA programmerbart accelerationskort N3000, FPGA, IEEE 1588 V2-test

Referencer

• Brugermanual