កាតបង្កើនល្បឿនកម្មវិធីរបស់ Intel FPGA N3000 មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់
សេចក្តីផ្តើម
ផ្ទៃខាងក្រោយ
Intel FPGA Programmable Acceleration Card N3000 នៅក្នុងបណ្តាញការចូលប្រើវិទ្យុនិម្មិត (vRAN) ទាមទារការគាំទ្រសម្រាប់ IEEE1588v2 ជា Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) ដើម្បីរៀបចំកាលវិភាគការងារកម្មវិធីឱ្យបានត្រឹមត្រូវ។ Intel Ethernet Controller XL710 នៅក្នុង Intel® FPGA PAC N3000 ផ្តល់នូវការគាំទ្រ IEEE1588v2 ។ ទោះយ៉ាងណាក៏ដោយ ផ្លូវទិន្នន័យ FPGA ណែនាំការញ័រដែលប៉ះពាល់ដល់ដំណើរការ PTP ។ ការបន្ថែមសៀគ្វីនាឡិកាថ្លា (T-TC) អនុញ្ញាតឱ្យ Intel FPGA PAC N3000 ទូទាត់សងសម្រាប់ភាពយឺតយ៉ាវខាងក្នុង FPGA របស់វា និងកាត់បន្ថយផលប៉ះពាល់នៃការញ័រ ដែលអនុញ្ញាតឱ្យ T-TSC ប្រហាក់ប្រហែលនឹងពេលវេលានៃថ្ងៃរបស់ Grandmaster (ToD) ប្រកបដោយប្រសិទ្ធភាព។
កម្មវត្ថុ
ការធ្វើតេស្តទាំងនេះផ្តល់សុពលភាពដល់ការប្រើប្រាស់ Intel FPGA PAC N3000 ជាទាសករ IEEE1588v2 នៅក្នុង Open Radio Access Network (O-RAN)។ ឯកសារនេះពិពណ៌នា៖
- រៀបចំតេស្ត។
- ដំណើរការផ្ទៀងផ្ទាត់
- ការវាយតម្លៃការអនុវត្តនៃយន្តការនាឡិកាតម្លាភាពនៅក្នុងផ្លូវ FPGA របស់ Intel FPGA PAC N3000
- ដំណើរការ PTP របស់ Intel FPGA PAC N3000 ដំណើរការរបស់ Intel FPGA PAC N3000 ដែលគាំទ្រនាឡិកាថ្លាគឺ
បើប្រៀបធៀបជាមួយ Intel FPGA PAC N3000 ដោយគ្មាននាឡិកាតម្លាភាព ក៏ដូចជាជាមួយកាត Ethernet XXV710 ផ្សេងទៀតនៅក្រោមលក្ខខណ្ឌចរាចរណ៍ផ្សេងៗ និងការកំណត់រចនាសម្ព័ន្ធ PTP ។
លក្ខណៈពិសេស និងដែនកំណត់
លក្ខណៈពិសេស និងដែនកំណត់សុពលភាពសម្រាប់ការគាំទ្រ Intel FPGA PAC N3000 IEEE1588v2 មានដូចខាងក្រោម៖
- ជង់កម្មវិធីដែលបានប្រើ៖ គម្រោងលីនុច PTP (PTP4l)
- គាំទ្រទូរគមនាគមន៍ខាងក្រោមfiles:
- 1588v2 (លំនាំដើម)
- ជី ១៦៦៧៥
- ជី ១៦៦៧៥
- គាំទ្រនាឡិកាបម្រើ PTP ពីរជំហាន។
សាជីវកម្ម Intel ។ រក្សារសិទ្ធគ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។
- គាំទ្ររបៀបពហុខាសពីចុងដល់ចុង។
- គាំទ្រប្រេកង់ផ្លាស់ប្តូរសារ PTP រហូតដល់ 128 ហឺត។
- នេះជាការកំណត់នៃគម្រោងផ្តល់សុពលភាព និងបានជួល Grandmaster។ ការកំណត់រចនាសម្ព័ន្ធ PTP ខ្ពស់ជាង 128 កញ្ចប់ក្នុងមួយវិនាទីសម្រាប់សារ PTP ប្រហែលជាអាចធ្វើទៅបាន។
- ដោយសារដែនកំណត់នៃកុងតាក់ Cisco* Nexus* 93180YC-FX ដែលប្រើក្នុងការដំឡើងសុពលភាព លទ្ធផលនៃដំណើរការនៅក្រោមលក្ខខណ្ឌចរាចរណ៍ iperf3 សំដៅទៅលើអត្រាប្តូរសារ PTP នៃ 8 Hz។
- ការគាំទ្រ Encapsulation:
- ការដឹកជញ្ជូនតាម L2 (អ៊ីសឺរណិតឆៅ) និង L3 (UDP/IPv4/IPv6)
ចំណាំ៖ នៅក្នុងឯកសារនេះ លទ្ធផលទាំងអស់ប្រើតំណភ្ជាប់អ៊ីសឺរណិត 25Gbps តែមួយ។
- ការដឹកជញ្ជូនតាម L2 (អ៊ីសឺរណិតឆៅ) និង L3 (UDP/IPv4/IPv6)
ឧបករណ៍ និងកំណែកម្មវិធីបញ្ជា
| ឧបករណ៍ | កំណែ |
| BIOS | Intel Server Board S2600WF 00.01.0013 |
| OS | CentOS 7.6 |
| ខឺណែល | ខឺណែល-rt-3.10.0-693.2.2.rt56.623.el7.src ។ |
| កញ្ចប់អភិវឌ្ឍន៍យន្តហោះទិន្នន័យ (DPDK) | 18.08 |
| Intel C Compiler | 19.0.3 |
| កម្មវិធីបញ្ជា Intel XL710 (កម្មវិធីបញ្ជា i40e) | 2.8.432.9.21 |
| PTP4l | 2.0 |
| IxExplorer | 8.51.1800.7 EA-Patch1 |
| lperf3 | 3.0.11 |
| ចរាចរ | កញ្ចប់ឧបករណ៍ Netsniff-ng 0.6.6 |
ការធ្វើតេស្តចរាចរណ៍ IXIA
សំណុំស្តង់ដារនៃការអនុវត្ត PTP ដំបូងសម្រាប់ Intel FPGA PAC N3000 ប្រើប្រាស់ដំណោះស្រាយ IXIA* សម្រាប់ការធ្វើតេស្តអនុលោមតាមបណ្តាញ និង PTP ។ ប្រអប់តួ IXIA XGS2 រួមមានកាត IXIA 40 PORT NOVUS-R100GE8Q28 និង IxExplorer ដែលផ្តល់ចំណុចប្រទាក់ក្រាហ្វិកសម្រាប់ដំឡើង PTP Grandmaster និម្មិតទៅ DUT (Intel FPGA PAC N3000) លើការតភ្ជាប់អ៊ីសឺរណិតផ្ទាល់ 25 Gbps តែមួយ។ ដ្យាក្រាមប្លុកខាងក្រោមបង្ហាញអំពីកំពូលនៃការធ្វើតេស្តដែលបានកំណត់គោលដៅសម្រាប់ស្តង់ដារដែលមានមូលដ្ឋានលើ IXIA ។ លទ្ធផលទាំងអស់ប្រើចរាចរណ៍ដែលបង្កើតដោយ IXIA សម្រាប់ការធ្វើតេស្តចរាចរណ៍ចូល និងប្រើប្រាស់ឧបករណ៍ trafgen នៅលើម៉ាស៊ីន Intel FPGA PAC N3000 សម្រាប់ការធ្វើតេស្តចរាចរណ៍ដែលចេញចូល ដែលទិសដៅចូល ឬច្រកចេញគឺតែងតែមកពីទស្សនៈរបស់ DUT (Intel FPGA PAC N3000 ) ម្ចាស់ផ្ទះ។ ក្នុងករណីទាំងពីរ អត្រាចរាចរណ៍ជាមធ្យមគឺ 24 Gbps ។ ការដំឡើងការសាកល្បងនេះផ្តល់នូវលក្ខណៈមូលដ្ឋាននៃការអនុវត្ត PTP របស់ Intel FPGA PAC N3000 ជាមួយនឹងយន្តការ T-TC ដែលបានបើក ក៏ដូចជាការប្រៀបធៀបវាទៅនឹងរូបភាពរោងចក្រដែលមិនមែនជា TC Intel FPGA PAC N3000 ក្រោម ITU-T G.8275.1 PTP profile.
Topology សម្រាប់ Intel FPGA PAC N3000 Traffic Tests ក្រោម IXIA Virtual Grandmaster
លទ្ធផលតេស្តចរាចរណ៍ IXIA
ការវិភាគខាងក្រោមចាប់យកដំណើរការ PTP នៃ TC-enabled Intel FPGA PAC N3000 ក្រោមលក្ខខណ្ឌចរាចរណ៍ចូល និងច្រកចេញ។ នៅក្នុងផ្នែកនេះ PTP profile G.8275.1 ត្រូវបានអនុម័តសម្រាប់ការធ្វើតេស្តចរាចរណ៍ និងការប្រមូលទិន្នន័យទាំងអស់។
ទំហំនៃ Master Offset
តួលេខខាងក្រោមបង្ហាញពីទំហំនៃអុហ្វសិតមេដែលសង្កេតដោយអតិថិជនទាសករ PTP4l នៃម៉ាស៊ីន Intel FPGA PAC N3000 ជាមុខងារនៃពេលវេលាដែលកន្លងផុតទៅក្រោមការចូល ដំណើរការ និងចរាចរទ្វេទិស (ជាមធ្យម 24.4Gbps) ។
ការពន្យាពេលផ្លូវមធ្យម (MPD)
តួលេខខាងក្រោមបង្ហាញពីការពន្យាពេលផ្លូវមធ្យម ដូចដែលបានគណនាដោយ PTP4 slave ដែលប្រើ Intel FPGA PAC N3000 ជាកាតចំណុចប្រទាក់បណ្តាញ សម្រាប់ការធ្វើតេស្តដូចគ្នានឹងតួលេខខាងលើ។ រយៈពេលសរុបនៃការធ្វើតេស្តចរាចរណ៍ទាំងបីនីមួយៗគឺយ៉ាងហោចណាស់ 16 ម៉ោង។
តារាងខាងក្រោមបង្ហាញពីការវិភាគស្ថិតិនៃការធ្វើតេស្តចរាចរណ៍ទាំងបី។ នៅក្រោមបន្ទុកចរាចរណ៍នៅជិតនឹងសមត្ថភាពឆានែល PTP4l ទាសករដែលប្រើ Intel FPGA PAC N3000 រក្សាដំណាក់កាលទូទាត់របស់វាទៅចៅហ្វាយនាយនិម្មិតរបស់ IXIA ក្នុងរយៈពេល 53 ns សម្រាប់ការធ្វើតេស្តចរាចរណ៍ទាំងអស់។ លើសពីនេះទៀតគម្លាតស្តង់ដារនៃរ៉ិចទ័រអុហ្វសិតមេគឺនៅក្រោម 5 ns ។
ព័ត៌មានលម្អិតស្ថិតិស្តីពីការអនុវត្ត PTP
| G.8275.1 PTP Profile | ចរាចរណ៍ចូល (24Gbps) | ចរាចរណ៍ Egress (24Gbps) | ចរាចរណ៍ទ្វេទិស (24Gbps) |
| RMS | ២៥ ន | ២៥ ន | ២៥ ន |
| StdDev (នៃ abs (អតិបរមា) អុហ្វសិត) | ២៥ ន | ២៥ ន | ២៥ ន |
| StdDev (នៃ MPD) | ២៥ ន | ២៥ ន | ២៥ ន |
| អុហ្វសិតអតិបរមា | ២៥ ន | ២៥ ន | ២៥ ន |
តួលេខខាងក្រោមតំណាងឱ្យទំហំនៃអុហ្វសិតមេ និងការពន្យាពេលផ្លូវមធ្យម (MPD) ក្រោមការសាកល្បងចរាចរណ៍ទ្វេទិស 16 Gbps រយៈពេល 24 ម៉ោងសម្រាប់ការបិទបាំង PTP ផ្សេងៗគ្នា។ ក្រាហ្វខាងឆ្វេងក្នុងតួលេខទាំងនេះសំដៅលើ PTP benchmarks នៅក្រោម IPv4/UDP encapsulation ខណៈពេលដែល PTP messaging encapsulation នៃក្រាហ្វខាងស្តាំស្ថិតនៅក្នុង L2 (raw Ethernet)។ ការអនុវត្តទាសករ PTP4l គឺស្រដៀងគ្នាណាស់ រ៉ិចទ័រអុហ្វសិតមេដែលអាក្រក់បំផុតគឺ 53 ns និង 45 ns សម្រាប់ IPv4/UDP និង L2 encapsulation រៀងគ្នា។ គម្លាតស្តង់ដារនៃអុហ្វសិតរ៉ិចទ័រគឺ 4.49 ns និង 4.55 ns សម្រាប់ IPv4/UDP និង L2 encapsulation រៀងគ្នា។
ទំហំនៃ Master Offset
តួលេខខាងក្រោមបង្ហាញពីទំហំនៃមេអុហ្វសិតក្រោម 24 Gbps ចរាចរទ្វេទិស IPv4 (ឆ្វេង) និង L2 (ស្តាំ) encapsulation, G8275.1 Profile.
ការពន្យាពេលផ្លូវមធ្យម (MPD)
តួលេខខាងក្រោមបង្ហាញពីការពន្យាពេលផ្លូវមធ្យមរបស់ Intel FPGA PAC N3000 host PTP4l slave ក្រោម 24 Gbps bidirectional traffic, IPv4 (ឆ្វេង) និង L2 (ស្តាំ) encapsulation, G8275.1 Profile.
តម្លៃដាច់ខាតនៃ MPD មិនមែនជាការបញ្ជាក់ច្បាស់លាស់នៃភាពស៊ីសង្វាក់គ្នានៃ PTP ទេព្រោះវាអាស្រ័យលើប្រវែងខ្សែ ភាពយឺតនៃផ្លូវទិន្នន័យ និងអ្វីៗផ្សេងទៀត។ ទោះយ៉ាងណាក៏ដោយ ការក្រឡេកមើលបំរែបំរួល MPD ទាប (2.381 ns និង 2.377 ns សម្រាប់ករណី IPv4 និង L2 រៀងគ្នា) ធ្វើឱ្យវាច្បាស់ថាការគណនា PTP MPD មានភាពត្រឹមត្រូវជាប់លាប់នៅទូទាំងការវេចខ្ចប់ទាំងពីរ។ វាផ្ទៀងផ្ទាត់ភាពស៊ីសង្វាក់គ្នានៃការអនុវត្ត PTP ឆ្លងកាត់ទាំងរបៀប encapsulation ។ ការផ្លាស់ប្តូរកម្រិតនៅក្នុង MPD ដែលបានគណនានៅក្នុងក្រាហ្វ L2 (ក្នុងរូបភាពខាងលើ ក្រាហ្វខាងស្តាំ) គឺដោយសារតែឥទ្ធិពលបន្ថែមនៃចរាចរណ៍ដែលបានអនុវត្ត។ ទីមួយ ឆានែលគឺទំនេរ (MPD rms គឺ 55.3 ns) បន្ទាប់មកចរាចរចូលត្រូវបានអនុវត្ត (ជំហានបន្ថែមទីពីរ MPD rms គឺ 85.44 ns) បន្តដោយចរាចរ egress ដំណាលគ្នា ជាលទ្ធផល MPD គណនានៃ 108.98 ns ។ តួលេខខាងក្រោមបង្ហាញពីទំហំនៃមេអុហ្វសិតមេ និង MPD ដែលបានគណនានៃការធ្វើតេស្តចរាចរទ្វេទិសដែលបានអនុវត្តចំពោះទាំងទាសករ PTP4l ដោយប្រើ Intel FPGA PAC N3000 ជាមួយនឹងយន្តការ T-TC ក៏ដូចជាមួយទៀតដែលប្រើ Intel FPGA PACN3000 ដោយគ្មាន TC មុខងារ។ ការធ្វើតេស្ត T-TC Intel FPGA PAC N3000 (ពណ៌ទឹកក្រូច) ចាប់ផ្តើមពីពេលវេលាសូន្យ ខណៈពេលដែលការធ្វើតេស្ត PTP ដែលប្រើមិនមែន TC Intel FPGA PAC N3000 (ពណ៌ខៀវ) ចាប់ផ្តើមនៅជុំវិញ T = 2300 វិនាទី។
ទំហំនៃ Master Offset
តួរលេខខាងក្រោមបង្ហាញពីទំហំនៃមេអុហ្វសិតនៅក្រោមចរាចរណ៍ Ingress (24 Gbps) ដោយមាន និងគ្មានការគាំទ្រ TTC, G.8275.1 Profile.
នៅក្នុងតួលេខខាងលើ ការអនុវត្ត PTP នៃ TC-enabled Intel FPGA PAC N3000 នៅក្រោមចរាចរណ៍គឺស្រដៀងគ្នាទៅនឹង TC Intel FPGA PAC N3000 ដែលមិនមានសម្រាប់ 2300 វិនាទីដំបូង។ ប្រសិទ្ធភាពនៃយន្តការ T-TC នៅក្នុង Intel FPGA PAC N3000 ត្រូវបានរំលេចនៅក្នុងផ្នែកនៃការធ្វើតេស្ត (បន្ទាប់ពីវិនាទីទី 2300) ដែលបន្ទុកចរាចរណ៍ស្មើគ្នាត្រូវបានអនុវត្តទៅចំណុចប្រទាក់នៃកាតទាំងពីរ។ ដូចគ្នានេះដែរនៅក្នុងរូបភាពខាងក្រោម ការគណនា MPD ត្រូវបានសង្កេតឃើញមុន និងក្រោយពេលអនុវត្តចរាចរណ៍នៅលើឆានែល។ ប្រសិទ្ធភាពនៃយន្តការ T-TC ត្រូវបានគូសបញ្ជាក់ក្នុងការផ្តល់សំណងសម្រាប់ពេលវេលាស្នាក់នៅនៃកញ្ចប់ព័ត៌មាន ដែលជាភាពយឺតយ៉ាវនៃកញ្ចប់ព័ត៌មានតាមរយៈផ្លូវ FPGA រវាង 25G និង 40G MACs ។
ការពន្យាពេលផ្លូវមធ្យម (MPD)
តួរលេខខាងក្រោមបង្ហាញពីការពន្យាពេលផ្លូវមធ្យមរបស់ Intel FPGA PAC N3000 host PTP4l slave នៅក្រោម Ingress traffic (24 Gbps) ដោយមាន និងគ្មានការគាំទ្រ T-TC, G.8275.1 Profile.
តួលេខទាំងនេះបង្ហាញពីក្បួនដោះស្រាយ servo របស់ទាសករ PTP4l ដោយសារតែការកែតម្រូវពេលវេលាស្នាក់នៅរបស់ TC យើងឃើញភាពខុសគ្នាតិចតួចនៅក្នុងការគណនាការពន្យាពេលផ្លូវជាមធ្យម។ ដូច្នេះផលប៉ះពាល់នៃភាពប្រែប្រួលនៃការពន្យាពេលលើការប៉ាន់ស្មានអុហ្វសិតមេត្រូវបានកាត់បន្ថយ។ តារាងខាងក្រោមរាយបញ្ជីការវិភាគស្ថិតិលើការអនុវត្ត PTP ដែលរួមមាន RMS និងគម្លាតស្តង់ដារនៃមេ អុហ្វសិត គម្លាតស្តង់ដារនៃការពន្យាពេលផ្លូវមធ្យម ក៏ដូចជាអុហ្វសិតមេដែលអាក្រក់បំផុតសម្រាប់ Intel FPGA PAC N3000 ដែលមាន និងគ្មាន T- ការគាំទ្រ TC ។
ព័ត៌មានលម្អិតអំពីស្ថិតិស្តីពីការអនុវត្ត PTP ក្រោមចរាចរណ៍ចូល
| Ingress Traffic (24Gbps) G.8275.1 PTP Profile | Intel FPGA PAC N3000 ជាមួយ T-TC | Intel FPGA PAC N3000 ដោយគ្មាន T-TC |
| RMS | ២៥ ន | ២៥ ន |
| StdDev (នៃ abs (អតិបរមា) អុហ្វសិត) | ២៥ ន | ២៥ ន |
| StdDev (នៃ MPD) | ២៥ ន | ២៥ ន |
| អុហ្វសិតអតិបរមា | ២៥ ន | ២៥ ន |
ការប្រៀបធៀបដោយផ្ទាល់ TC-គាំទ្រ Intel FPGA PAC N3000 ទៅនឹងកំណែដែលមិនមែនជា TC
បង្ហាញថាការអនុវត្ត PTP គឺទាបជាង 4x ទៅ 6x ដោយគោរពតាមស្ថិតិណាមួយ។
ម៉ែត្រ (ករណីអាក្រក់បំផុត RMS ឬគម្លាតស្តង់ដារនៃអុហ្វសិតមេ) ។ ករណីដ៏អាក្រក់បំផុត។
អុហ្វសិតមេសម្រាប់ការកំណត់រចនាសម្ព័ន្ធ G.8275.1 PTP នៃ T-TC Intel FPGA PAC N3000 គឺ 34
ns នៅក្រោមលក្ខខណ្ឌចរាចរណ៍ ingress នៅដែនកំណត់នៃកម្រិតបញ្ជូនឆានែល (24.4Gbps) ។
lperf3 ការធ្វើតេស្តចរាចរណ៍
ផ្នែកនេះពិពណ៌នាអំពីការធ្វើតេស្តស្តង់ដារចរាចរណ៍ iperf3 ដើម្បីវាយតម្លៃបន្ថែមលើការអនុវត្ត PTP របស់ Intel FPGA PAC N3000 ។ ឧបករណ៍ iperf3 ត្រូវបានប្រើប្រាស់ដើម្បីត្រាប់តាមលក្ខខណ្ឌចរាចរណ៍សកម្ម។ បណ្តាញ topology នៃសន្ទស្សន៍ចរាចរណ៍ iperf3 ដែលបង្ហាញក្នុងរូបភាពខាងក្រោម ពាក់ព័ន្ធនឹងការតភ្ជាប់នៃម៉ាស៊ីនមេពីរ ដែលនីមួយៗប្រើកាត DUT (Intel FPGA PAC N3000 និង XXV710) ទៅ Cisco Nexus 93180YC FX switch ។ កុងតាក់ Cisco ដើរតួជានាឡិកាព្រំដែន (T-BC) រវាងទាសករ DUT PTP ពីរនាក់ និង Grandmaster Calnex Paragon-NEO ។
Network Topology សម្រាប់ Intel FPGA PAC N3000 lperf3 Traffic Test
លទ្ធផល PTP4l នៅលើម៉ាស៊ីន DUT នីមួយៗផ្តល់នូវការវាស់វែងទិន្នន័យនៃដំណើរការ PTP សម្រាប់ឧបករណ៍ទាសករនីមួយៗនៅក្នុងការដំឡើង (Intel FPGA PAC N3000 និង XXV710) ។ សម្រាប់ការធ្វើតេស្តចរាចរណ៍ iperf3 លក្ខខណ្ឌ និងការកំណត់ខាងក្រោមអនុវត្តចំពោះក្រាហ្វ និងការវិភាគប្រតិបត្តិការទាំងអស់៖
- 17 Gbps កម្រិតបញ្ជូនសរុបនៃចរាចរណ៍ (ទាំង TCP និង UDP) ទាំងការចេញចូល ឬចូល ឬទ្វេទិសទៅ Intel FPGA PAC N3000 ។
- ការដាក់បញ្ចូល IPv4 នៃកញ្ចប់ព័ត៌មាន PTP ដោយសារតែការកំណត់រចនាសម្ព័ន្ធនៅលើកុងតាក់ Cisco Nexus 93180YC-FX ។
- អត្រាប្តូរប្រាក់សារ PTP ត្រូវបានកំណត់ត្រឹម 8 កញ្ចប់/វិនាទី ដោយសារការកំណត់រចនាសម្ព័ន្ធនៅលើកុងតាក់ Cisco Nexus 93180YC-FX ។
perf3 លទ្ធផលតេស្តចរាចរណ៍
ការវិភាគខាងក្រោមចាប់យកដំណើរការនៃកាត Intel FPGA PAC N3000 និង XXV710 ដែលទាំងពីរដំណើរការក្នុងពេលដំណាលគ្នាជាកាតចំណុចប្រទាក់បណ្តាញរបស់ PTP slaves (T-TSC) Calnex Paragon NEO Grandmaster តាមរយៈកុងតាក់ T-BC Cisco ។
តួលេខខាងក្រោមបង្ហាញពីទំហំនៃមេអុហ្វសិត និង MPD ក្នុងរយៈពេលមួយសម្រាប់ការធ្វើតេស្តចរាចរណ៍បីផ្សេងគ្នាដោយប្រើ Intel FPGA PAC N3000 ជាមួយនឹងកាត T-TC និង XXV710 ។ នៅក្នុងកាតទាំងពីរ ចរាចរទ្វេទិសមានឥទ្ធិពលធំបំផុតលើដំណើរការ PTP4l ។ ការធ្វើតេស្តចរាចរណ៍មានរយៈពេល 10 ម៉ោង។ នៅក្នុងតួលេខខាងក្រោម កន្ទុយរបស់ក្រាហ្វសម្គាល់ចំណុចមួយនៅលើពេលវេលាដែលចរាចរណ៍ឈប់ ហើយទំហំនៃអុហ្វសិតមេ PTP ធ្លាក់ចុះដល់កម្រិតទាបរបស់វា ដោយសារតែឆានែលទំនេរ។
ទំហំនៃ Master Offset សម្រាប់ Intel FPGA PAC N3000
តួរលេខខាងក្រោមបង្ហាញពីការពន្យាពេលផ្លូវមធ្យមសម្រាប់ Intel FPGA PAC N3000 ជាមួយ T TC, under ingress, egress និង bidirectional iperf3 traffic ។
Mean Path Delay (MPD) សម្រាប់ Intel FPGA PAC N3000
តួរលេខខាងក្រោមបង្ហាញពីការពន្យាពេលផ្លូវមធ្យមសម្រាប់ Intel FPGA PAC N3000 ជាមួយ T TC, under ingress, egress និង bidirectional iperf3 traffic ។
ទំហំនៃ Master Offset សម្រាប់ XXV710
តួរលេខខាងក្រោមបង្ហាញពីទំហំនៃមេអុហ្វសិតសម្រាប់ XXV710 ក្រោមការចូល ច្រកចេញ និងចរាចរ iperf3 ទ្វេទិស។
Mean Path Delay (MPD) សម្រាប់ XXV710
តួរលេខខាងក្រោមបង្ហាញពីការពន្យាពេលផ្លូវមធ្យមសម្រាប់ XXV710, under ingress, egress និង bidirectional iperf3 traffic។
ទាក់ទងនឹងដំណើរការ Intel FPGA PAC N3000 PTP អុហ្វសិតមេករណីអាក្រក់បំផុតនៅក្រោមលក្ខខណ្ឌចរាចរណ៍ណាមួយគឺស្ថិតនៅក្នុង 90 ns ។ ខណៈពេលដែលស្ថិតនៅក្រោមលក្ខខណ្ឌចរាចរណ៍ទ្វេទិសដូចគ្នា RMS នៃ Intel FPGA PAC N3000 master offset គឺ 5.6x ប្រសើរជាងកាត XXV710 ។
| Intel FPGA PAC N3000 | កាត XXV710 | |||||
| ចរាចរណ៍ចូល10G | Egress Traffic 18G | ចរាចរណ៍ទ្វេទិស18G | ចរាចរណ៍ចូល18G | Egress Traffic 10G | ចរាចរណ៍ទ្វេទិស18G | |
| RMS | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន |
| StdDev (នៃ abs (អតិបរមា) អុហ្វសិត) | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន |
| StdDev (នៃ MPD) | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន |
| អុហ្វសិតអតិបរមា | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន | ២៥ ន |
គួរកត់សម្គាល់ថាអុហ្វសិតមេរបស់ Intel FPGA PAC N3000 មានគម្លាតស្តង់ដារទាបជាង។
យ៉ាងហោចណាស់ 5x តិចជាងកាត XXV710 បង្ហាញថាការប៉ាន់ស្មាន PTP នៃ
នាឡិកា Grandmaster មានភាពរសើបតិចចំពោះភាពយឺតយ៉ាវ ឬការប្រែប្រួលនៃសំលេងរំខាននៅក្រោមចរាចរណ៍នៅក្នុង
ក្រុមហ៊ុន Intel FPGA PAC N3000 ។
នៅពេលប្រៀបធៀបទៅនឹងលទ្ធផលតេស្តចរាចរណ៍ IXIA នៅទំព័រទី 5 ដែលជាទំហំដ៏អាក្រក់បំផុតនៃ
អុហ្វសិតមេជាមួយ T-TC ដែលបានបើក Intel FPGA PAC N3000 ហាក់ដូចជាខ្ពស់ជាង។ ក្រៅពីនេះ។
ភាពខុសគ្នានៅក្នុងបណ្តាញ topology និងកម្រិតបញ្ជូនឆានែល នេះគឺដោយសារតែ Intel
FPGA PAC N3000 កំពុងត្រូវបានថតនៅក្រោម G.8275.1 PTP profile (អត្រាសមកាលកម្ម 16 Hz) ខណៈពេលដែល
អត្រាសារសមកាលកម្មនៅក្នុងករណីនេះត្រូវបានកំណត់ត្រឹម 8 កញ្ចប់ក្នុងមួយវិនាទី។
ទំហំនៃការប្រៀបធៀប Master Offset
តួលេខខាងក្រោមបង្ហាញពីទំហំនៃការប្រៀបធៀបអុហ្វសិតមេក្រោមចរាចរ iperf3 ទ្វេទិស។
ការប្រៀបធៀបការពន្យាពេលផ្លូវមធ្យម (MPD)
តួរលេខខាងក្រោមបង្ហាញពីការប្រៀបធៀបការពន្យាពេលផ្លូវមធ្យមក្រោមចរាចរ iperf3 ទ្វេទិស។
ការអនុវត្ត PTP ដ៏ប្រសើរនៃ Intel FPGA PAC N3000 បើប្រៀបធៀបទៅនឹងកាត XXV710 ក៏ត្រូវបានគាំទ្រដោយគម្លាតខ្ពស់ជាងជាក់ស្តែងនៃការពន្យាពេលផ្លូវមធ្យមដែលបានគណនា (MPD) សម្រាប់ XXV710 និង Intel FPGA PAC N3000 ក្នុងការធ្វើតេស្តចរាចរណ៍គោលដៅនីមួយៗ សម្រាប់ ឧampចរាចរ iperf3 ទ្វេទិស។ មិនអើពើនឹងតម្លៃមធ្យមនៅក្នុងករណី MPD នីមួយៗ ដែលអាចខុសគ្នាដោយសារហេតុផលមួយចំនួន ដូចជាខ្សែអ៊ីសឺរណិតផ្សេងគ្នា និងភាពយឺតនៃស្នូលផ្សេងគ្នា។ ភាពខុសគ្នាដែលបានសង្កេតឃើញ និងការកើនឡើងនៃតម្លៃសម្រាប់កាត XXV710 មិនមាននៅក្នុង Intel FPGA PAC N3000 ទេ។
RMS នៃ 8 ការប្រៀបធៀបអុហ្វសិត Master ជាប់គ្នា។
សេចក្តីសន្និដ្ឋាន
ផ្លូវទិន្នន័យ FPGA រវាង QSFP28 (25G MAC) និង Intel XL710 (40G MAC) បន្ថែមភាពយឺតនៃកញ្ចប់ព័ត៌មានអថេរ ដែលប៉ះពាល់ដល់ភាពត្រឹមត្រូវប្រហាក់ប្រហែលនៃ PTP Slave ។ ការបន្ថែមការគាំទ្រនាឡិកាតម្លាភាព (T-TC) នៅក្នុងតក្កវិជ្ជាទន់របស់ FPGA នៃ Intel FPGA PAC N3000 ផ្តល់នូវសំណងនៃភាពយឺតយ៉ាវនៃកញ្ចប់ព័ត៌មាននេះដោយបន្ថែមពេលវេលាស្នាក់នៅរបស់វានៅក្នុងផ្នែកកែតម្រូវនៃសារ PTP ដែលរុំព័ទ្ធ។ លទ្ធផលបញ្ជាក់ថាយន្តការ T-TC ធ្វើអោយប្រសើរឡើងនូវការអនុវត្តភាពត្រឹមត្រូវនៃទាសករ PTP4l ។
ដូចគ្នានេះផងដែរ លទ្ធផលតេស្តចរាចរណ៍ IXIA នៅទំព័រទី 5 បង្ហាញថាការគាំទ្រ T-TC នៅក្នុងផ្លូវទិន្នន័យ FPGA បង្កើនការអនុវត្ត PTP យ៉ាងហោចណាស់ 4x បើប្រៀបធៀបទៅនឹង Intel FPGA PAC N3000 ដោយគ្មានការគាំទ្រ T-TC ។ Intel FPGA PAC N3000 ជាមួយ T-TC បង្ហាញពីការអុហ្វសិតមេនៃករណីដ៏អាក្រក់បំផុតនៃ 53 ns ក្រោមការផ្ទុកចរាចរណ៍ ច្រកចូល ឬទ្វេទិសនៅដែនកំណត់នៃសមត្ថភាពឆានែល (25 Gbps) ។ អាស្រ័យហេតុនេះ ជាមួយនឹងការគាំទ្រ T-TC ដំណើរការ Intel FPGA PAC N3000 PTP គឺមានភាពត្រឹមត្រូវជាង និងងាយនឹងបំរែបំរួលសំលេងរំខាន។
នៅក្នុង lperf3 Traffic Test នៅទំព័រ 10 ការអនុវត្ត PTP របស់ Intel FPGA PAC N3000 ជាមួយ T-TC ត្រូវបានបើកគឺប្រៀបធៀបជាមួយកាត XXV710 ។ ការធ្វើតេស្តនេះបានចាប់យកទិន្នន័យ PTP4l សម្រាប់នាឡិកាទាសករទាំងពីរនៅក្រោមចរាចរចូល ឬ egress ដែលត្រូវបានផ្លាស់ប្តូររវាងម៉ាស៊ីនទាំងពីរនៃកាត Intel FPGA PAC N3000 និង XXV710 ។ អុហ្វសិតមេដែលអាក្រក់បំផុតដែលបានសង្កេតឃើញនៅក្នុង Intel FPGA PAC N3000 គឺយ៉ាងហោចណាស់ 5x ទាបជាងកាត XXV710 ។ ដូចគ្នានេះផងដែរគម្លាតស្តង់ដារនៃអុហ្វសិតដែលបានចាប់យកក៏បង្ហាញផងដែរថាការគាំទ្រ T-TC នៃ Intel FPGA PAC N3000 អនុញ្ញាតឱ្យមានភាពរលូននៃនាឡិការបស់ Grandmaster ។
ដើម្បីធ្វើឱ្យមានសុពលភាពបន្ថែមទៀតនូវការអនុវត្ត PTP របស់ Intel FPGA PAC N3000 ជម្រើសសាកល្បងសក្តានុពលរួមមាន:
- សុពលភាពនៅក្រោម PTP pro ផ្សេងគ្នាfiles និងអត្រាសារសម្រាប់តំណភ្ជាប់អ៊ីសឺរណិតច្រើនជាងមួយ។
- ការវាយតម្លៃនៃការធ្វើតេស្តចរាចរណ៍ lperf3 នៅលើទំព័រទី 10 ជាមួយនឹងការផ្លាស់ប្តូរកម្រិតខ្ពស់ដែលអនុញ្ញាតឱ្យអត្រាសារ PTP កាន់តែខ្ពស់។
- ការវាយតម្លៃមុខងារ T-SC និងភាពត្រឹមត្រូវនៃការកំណត់ពេលវេលា PTP របស់វានៅក្រោម G.8273.2 ការធ្វើតេស្តអនុលោមភាព។
ប្រវត្តិកែប្រែឯកសារសម្រាប់ការសាកល្បង IEEE 1588 V2
| ឯកសារ កំណែ | ការផ្លាស់ប្តូរ |
| 2020.05.30 | ការចេញផ្សាយដំបូង។ |
ឯកសារ/ធនធាន
 |
កាតបង្កើនល្បឿនកម្មវិធី Intel FPGA N3000 [pdf] ការណែនាំអ្នកប្រើប្រាស់ កាតបង្កើនល្បឿនកម្មវិធី FPGA, N3000, កាតបង្កើនល្បឿនកម្មវិធី N3000, កាតបង្កើនល្បឿនកម្មវិធី FPGA N3000, FPGA, IEEE 1588 V2 តេស្ត |
