intel FPGA programmerbart accelerationskort N3000 användarhandbok

Introduktion

Bakgrund

Intel FPGA Programmable Acceleration Card N3000 i ett virtualiserat radioaccessnätverk (vRAN) kräver stöd för IEEE1588v2 som ett Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) för att schemalägga programvaruuppgifter på lämpligt sätt. Intel Ethernet Controller XL710 i Intel® FPGA PAC N3000 ger stöd för IEEE1588v2. FPGA-datasökvägen introducerar dock jitter som påverkar PTP-prestandan. Genom att lägga till en transparent klocka (T-TC)-krets kan Intel FPGA PAC N3000 kompensera för sin FPGA-interna latens och mildrar effekterna av jitter, vilket gör att T-TSC kan approximera Grandmaster's Time of Day (ToD) effektivt.

Mål

Dessa tester validerar användningen av Intel FPGA PAC N3000 som IEEE1588v2-slav i Open Radio Access Network (O-RAN). Detta dokument beskriver:

• Testuppsättning
• Verifieringsprocess
• Prestandautvärdering av transparent klockmekanism i FPGA-vägen för Intel FPGA PAC N3000
• PTP-prestanda för Intel FPGA PAC N3000 Prestanda för Intel FPGA PAC N3000 som stöder den transparenta klockan är
  jämfört med Intel FPGA PAC N3000 utan transparent klocka samt med ett annat Ethernet-kort XXV710 under olika trafikförhållanden och PTP-konfigurationer.

Funktioner och begränsningar

Funktionerna och valideringsbegränsningarna för stödet för Intel FPGA PAC N3000 IEEE1588v2 är följande:

• Mjukvarustack som används: Linux PTP Project (PTP4l)
• Stöder följande telekomproffsfiles:
  •  1588v2 (standard)
  • G.8265.1
  • G.8275.1
• Stöder tvåstegs PTP-slavklocka.

Intel Corporation. Alla rättigheter förbehållna. Intel, Intels logotyp och andra Intel-märken är varumärken som tillhör Intel Corporation eller dess dotterbolag. Intel garanterar prestanda för sina FPGA- och halvledarprodukter enligt gällande specifikationer i enlighet med Intels standardgaranti, men förbehåller sig rätten att göra ändringar i alla produkter och tjänster när som helst utan föregående meddelande. Intel tar inget ansvar eller ansvar som uppstår till följd av applikationen eller användningen av någon information, produkt eller tjänst som beskrivs här, förutom vad som uttryckligen har godkänts skriftligen av Intel. Intel-kunder rekommenderas att skaffa den senaste versionen av enhetsspecifikationerna innan de förlitar sig på någon publicerad information och innan de beställer produkter eller tjänster. *Andra namn och varumärken kan göras anspråk på att vara andras egendom.

• Stöder end-to-end multicast-läge.
• Stöder PTP-meddelandeutbytesfrekvens på upp till 128 Hz.
  • Detta är en begränsning av valideringsplanen och anställd stormästare. PTP-konfigurationer högre än 128 paket per sekund för PTP-meddelanden kan vara möjliga.
• På grund av begränsningarna för Cisco* Nexus* 93180YC-FX-switchen som används i valideringsinställningen, hänvisar prestandaresultaten under iperf3-trafikförhållanden till PTP-meddelandeväxelkurs på 8 Hz.
• Inkapslingsstöd:
  • Transport över L2 (rå Ethernet) och L3 (UDP/IPv4/IPv6)
    Notera: I det här dokumentet använder alla resultat en enda 25 Gbps Ethernet-länk.

Verktyg och drivrutinsversioner

Verktyg	Version
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Kärna	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane Development Kit (DPDK)	18.08
Intel C kompilator	19.0.3
Intel XL710-drivrutin (i40e-drivrutin)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 IXIA Trafiktest

Den första uppsättningen PTP-prestandariktmärken för Intel FPGA PAC N3000 använder en IXIA*-lösning för nätverks- och PTP-överensstämmelsetestning. IXIA XGS2-chassiboxen innehåller ett IXIA 40 PORT NOVUS-R100GE8Q28-kort och IxExplorer som tillhandahåller ett grafiskt gränssnitt för att sätta upp en virtuell PTP Grandmaster till DUT (Intel FPGA PAC N3000) över en enda 25 Gbps direkt Ethernet-anslutning. Blockdiagrammet nedan illustrerar den riktade testtopologin för de IXIA-baserade riktmärkena. Alla resultat använder IXIA-genererad trafik för ingångstrafiktesterna och använder trafgenverktyget på Intel FPGA PAC N3000-värden för egresstrafiktesterna, där ingångs- eller utträdesriktningen alltid är från DUT:s perspektiv (Intel FPGA PAC N3000) ) värd. I båda fallen är den genomsnittliga trafikhastigheten 24 Gbps. Denna testinställning ger en baslinjekarakterisering av PTP-prestandan för Intel FPGA PAC N3000 med T-TC-mekanismen aktiverad, samt jämför den med icke-TC Intel FPGA PAC N3000 fabriksbilden under ITU-T G.8275.1 PTP profile.

Topologi för Intel FPGA PAC N3000 Trafiktester under IXIA Virtual Grandmaster

IXIA Trafiktestresultat

Följande analys fångar PTP-prestandan för den TC-aktiverade Intel FPGA PAC N3000 under in- och utgående trafikförhållanden. I det här avsnittet, PTP profile G.8275.1 har använts för alla trafiktester och datainsamling.

Storleken på Master Offset

Följande figur visar storleken på masteroffset som observerats av PTP4l-slavklienten hos Intel FPGA PAC N3000-värden som en funktion av förfluten tid under inkommande, utgående och dubbelriktad trafik (genomsnittlig genomströmning på 24.4 Gbps).

Mean Path Delay (MPD)

Följande figur visar medelvägsfördröjningen, beräknad av PTP4-slaven som använder Intel FPGA PAC N3000 som ett nätverkskort, för samma test som ovanstående figur. Den totala varaktigheten av vart och ett av de tre trafiktesterna är minst 16 timmar.

Följande tabell listar statistisk analys av de tre trafiktesterna. Under en trafikbelastning nära kanalkapaciteten behåller PTP4l-slaven som använder Intel FPGA PAC N3000 sin fasförskjutning till IXIA:s virtuella stormästare inom 53 ns för alla trafiktester. Dessutom är standardavvikelsen för masteroffsetstorleken under 5 ns.

Statistiska detaljer om PTP-prestanda

G.8275.1 PTP Profile	Inkommande trafik (24 Gbps)	Utgående trafik (24 Gbps)	Dubbelriktad trafik (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (av abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (av MPD)	1.78 ns	2.1 ns	2.38 ns
Max offset	36 ns	33 ns	53 ns

 

Följande figurer representerar storleken på masteroffset och medelvägsfördröjningen (MPD), under ett 16 timmar långt 24 Gbps dubbelriktat trafiktest för olika PTP-inkapslingar. De vänstra graferna i dessa figurer hänvisar till PTP-riktmärken under IPv4/UDP-inkapsling, medan PTP-meddelandeinkapslingen för de högra graferna är i L2 (rå Ethernet). PTP4l-slavprestandan är ganska lika, den värsta masteroffsetstorleken är 53 ns och 45 ns för IPv4/UDP- respektive L2-inkapsling. Standardavvikelsen för magnitudoffset är 4.49 ns och 4.55 ns för IPv4/UDP- respektive L2-inkapsling.

Storleken på Master Offset

Följande figur visar storleken på masteroffset under 24 Gbps dubbelriktad trafik, IPv4 (vänster) och L2 (höger) inkapsling, G8275.1 Profile.

Mean Path Delay (MPD)

Följande figur visar den genomsnittliga vägfördröjningen för Intel FPGA PAC N3000-värd PTP4l-slav under 24 Gbps dubbelriktad trafik, IPv4 (vänster) och L2 (höger) inkapsling, G8275.1 Profile.

De absoluta värdena för MPD är inte en tydlig indikation på PTP-konsistens, eftersom det beror på längdkablar, datavägsfördröjning och så vidare; Om man tittar på de låga MPD-variationerna (2.381 ns och 2.377 ns för IPv4 respektive L2-fall) gör det uppenbart att PTP MPD-beräkningen är konsekvent korrekt över båda inkapslingarna. Den verifierar konsistensen av PTP-prestandan över båda inkapslingslägena. Nivåändringen i den beräknade MPD i L2-grafen (i ovanstående figur, höger graf) beror på den inkrementella effekten av den tillämpade trafiken. För det första är kanalen inaktiv (MPD rms är 55.3 ns), sedan appliceras inkommande trafik (andra inkrementella steget, MPD rms är 85.44 ns), följt av samtidig utgående trafik, vilket resulterar i en beräknad MPD på 108.98 ns. Följande figurer överlappar storleken på masteroffset och den beräknade MPD för det dubbelriktade trafiktestet som tillämpas på både en PTP4l-slav som använder Intel FPGA PAC N3000 med T-TC-mekanism, såväl som på en annan som använder Intel FPGA PACN3000 utan TC funktionalitet. T-TC Intel FPGA PAC N3000-testerna (orange) startar från tidpunkt noll, medan PTP-testet som använder icke-TC Intel FPGA PAC N3000 (blå) startar runt T = 2300 sekunder.

Storleken på Master Offset

Följande figur visar storleken på huvudoffset under Ingress-trafik (24 Gbps), med och utan TTC-stöd, G.8275.1 Profile.

I figuren ovan liknar PTP-prestandan för den TC-aktiverade Intel FPGA PAC N3000 under trafik den icke-TC Intel FPGA PAC N3000 under de första 2300 sekunderna. Effektiviteten hos T-TC-mekanismen i Intel FPGA PAC N3000 framhävs i testsegmentet (efter den 2300:e sekunden) där samma trafikbelastning appliceras på gränssnitten för båda korten. På liknande sätt i figuren nedan observeras MPD-beräkningarna före och efter applicering av trafiken på kanalen. Effektiviteten hos T-TC-mekanismen framhävs för att kompensera för uppehållstiden för paketen, vilket är paketlatensen genom FPGA-vägen mellan 25G och 40G MAC:erna.

Mean Path Delay (MPD)

Följande figur visar den genomsnittliga vägfördröjningen för Intel FPGA PAC N3000-värd PTP4l-slav under ingångstrafik (24 Gbps), med och utan T-TC-stöd, G.8275.1 Profile.

Dessa siffror visar PTP4l-slavens servoalgoritm, på grund av uppehållstidskorrigeringen av TC:n ser vi små skillnader i beräkningarna av den genomsnittliga vägfördröjningen. Därför reduceras effekten av fördröjningsfluktuationerna på masteroffsetapproximationen. Följande tabell listar statistisk analys av PTP-prestanda, som inkluderar RMS och standardavvikelse för masteroffset, standardavvikelse för medelvägfördröjning, samt värsta tänkbara masteroffset för Intel FPGA PAC N3000 med och utan T- TC-stöd.

Statistiska detaljer om PTP-prestanda under inkommande trafik

Inkommande trafik (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 med T-TC	Intel FPGA PAC N3000 utan T-TC
RMS	6.34 ns	40.5 ns
StdDev (av abs(max) offset)	3.65 ns	15.5 ns
StdDev (av MPD)	1.79 ns	18.1 ns
Max offset	34 ns	143 ns

En direkt jämförelse av den TC-stödda Intel FPGA PAC N3000 med den icke-TC-versionen
Visar att PTP-prestandan är 4x till 6x lägre med avseende på någon av statistiken
mätvärden (värsta fall, RMS eller standardavvikelse för masteroffset). Det värsta fallet
masteroffset för G.8275.1 PTP-konfigurationen av T-TC Intel FPGA PAC N3000 är 34
ns under inkommande trafikförhållanden vid gränsen för kanalbandbredden (24.4 Gbps).

lperf3 Trafiktest

Det här avsnittet beskriver iperf3-trafikens benchmarking-test för att ytterligare utvärdera PTP-prestandan hos Intel FPGA PAC N3000. Verktyget iperf3 har använts för att emulera aktiva trafikförhållanden. Nätverkstopologin för iperf3-trafikriktmärkena, som visas i figuren nedan, involverar anslutning av två servrar, var och en med ett DUT-kort (Intel FPGA PAC N3000 och XXV710), till Cisco Nexus 93180YC FX-switch. Cisco-switchen fungerar som en gränsklocka (T-BC) mellan de två DUT PTP-slavarna och Calnex Paragon-NEO Grandmaster.

Nätverkstopologi för Intel FPGA PAC N3000 lperf3 Trafiktest

PTP4l-utgången på var och en av DUT-värdarna tillhandahåller datamätningar av PTP-prestanda för varje slavenhet i installationen (Intel FPGA PAC N3000 och XXV710). För iperf3 trafiktest gäller följande villkor och konfigurationer för alla grafer och prestandaanalyser:

• 17 Gbps sammanlagd bandbredd för trafik (både TCP och UDP), antingen utgående eller ingående eller dubbelriktad till Intel FPGA PAC N3000.
• IPv4-inkapsling av PTP-paket, på grund av konfigurationsbegränsning på Cisco Nexus 93180YC-FX-switch.
• PTP-meddelandeväxelkurs begränsad till 8 paket/sekund, på grund av konfigurationsbegränsning på Cisco Nexus 93180YC-FX-switch.

perf3 Trafiktestresultat

Följande analys fångar prestandan hos Intel FPGA PAC N3000- och XXV710-kort, som båda samtidigt fungerar som ett nätverkskort för PTP-slavar (T-TSC) Calnex Paragon NEO Grandmaster genom T-BC Cisco-switchen.

Följande figurer visar storleken på masteroffset och MPD över tid för tre olika trafiktester med Intel FPGA PAC N3000 med T-TC och XXV710-kort. På båda korten har dubbelriktad trafik den största effekten på PTP4l-prestandan. Trafiktestets varaktighet är 10 timmar lång. I följande figurer markerar grafens svans en tidpunkt där trafiken stannar och storleken på PTP-masteroffset sjunker till sina låga nivåer på grund av tomgångskanalen.

Storleken på Master Offset för Intel FPGA PAC N3000

Följande figur visar medelvägsfördröjningen för Intel FPGA PAC N3000 med T TC, under ingång, utgående och dubbelriktad iperf3-trafik.

Mean Path Delay (MPD) för Intel FPGA PAC N3000

Följande figur visar medelvägsfördröjningen för Intel FPGA PAC N3000 med T TC, under ingång, utgående och dubbelriktad iperf3-trafik.

Storleken på Master Offset för XXV710

Följande figur visar storleken på masteroffset för XXV710, under ingång, utgående och dubbelriktad iperf3-trafik.

Mean Path Delay (MPD) för XXV710

Följande figur visar den genomsnittliga vägfördröjningen för XXV710, under ingång, utgående och dubbelriktad iperf3-trafik.

När det gäller Intel FPGA PAC N3000 PTP-prestanda, är den värsta masteroffset under alla trafikförhållanden inom 90 ns. Medan under samma dubbelriktade trafikförhållanden är RMS för Intel FPGA PAC N3000-masteroffset 5.6 gånger bättre än för XXV710-kortet.

	Intel FPGA PAC N3000			XXV710 kort
	Inträngande trafik10G	Utgående trafik 18G	Dubbelriktad trafik18G	Inträngande trafik18G	Utgående trafik 10G	Dubbelriktad trafik18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(av abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (av MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Speciellt har huvudoffset för Intel FPGA PAC N3000 lägre standardavvikelse,
minst 5 gånger mindre än XXV710-kortet, betyder att PTP-approximationen av
Stormästarklockan är mindre känslig för latens eller brusvariationer under trafik i
Intel FPGA PAC N3000.
Jämfört med IXIA-trafiktestresultatet på sidan 5, är den värsta storleken på
masteroffset med en T-TC-aktiverad Intel FPGA PAC N3000 verkar högre. Förutom
skillnaderna i nätverkstopologi och kanalbandbredder, detta beror på Intel
FPGA PAC N3000 fångas under en G.8275.1 PTP-proffsfile (16 Hz synkhastighet), medan
synkroniseringsmeddelandehastigheten i detta fall är begränsad till 8 paket per sekund.

Jämförelse av masteroffsets storlek

Följande figur visar storleken på jämförelse av masteroffset under dubbelriktad iperf3-trafik.

Jämförelse med medelvägsfördröjning (MPD).

Följande figur visar medelvägsfördröjningsjämförelsen under dubbelriktad iperf3-trafik.

Den överlägsna PTP-prestandan hos Intel FPGA PAC N3000, jämfört med XXV710-kortet, stöds också av den uppenbarligen högre avvikelsen för den beräknade medelvägsfördröjningen (MPD) för XXV710 och Intel FPGA PAC N3000 i vart och ett av de riktade trafiktesterna, för example dubbelriktad iperf3-trafik. Ignorera medelvärdet i varje MPD-fall, som kan vara olika på grund av ett antal orsaker, såsom olika Ethernet-kablar och olika kärnfördröjning. Den observerade skillnaden och spiken i värden för XXV710-kortet finns inte i Intel FPGA PAC N3000.

RMS av 8 på varandra följande huvudoffsetjämförelse

Slutsats

FPGA-datavägen mellan QSFP28 (25G MAC) och Intel XL710 (40G MAC) lägger till en variabel paketfördröjning som påverkar approximationsnoggrannheten för PTP-slaven. Genom att lägga till stöd för Transparent Clock (T-TC) i den mjuka FPGA-logiken i Intel FPGA PAC N3000 kompenseras denna paketfördröjning genom att lägga till dess uppehållstid i korrigeringsfältet för inkapslade PTP-meddelanden. Resultaten bekräftar att T-TC-mekanismen förbättrar noggrannheten hos PTP4l-slaven.

IXIAs trafiktestresultat på sidan 5 visar också att T-TC-stödet i FPGA-datavägen förbättrar PTP-prestandan med minst 4x jämfört med Intel FPGA PAC N3000 utan T-TC-stöd. Intel FPGA PAC N3000 med T-TC presenterar en masteroffset i värsta fall på 53 ns under inkommande, utgående eller dubbelriktad trafikbelastning vid gränsen för kanalkapacitet (25 Gbps). Därför, med stöd för T-TC, är Intel FPGA PAC N3000 PTP-prestanda både mer exakt och mindre benägen för brusvariationer.

I lperf3 Traffic Test på sidan 10 jämförs PTP-prestandan för Intel FPGA PAC N3000 med T-TC aktiverad med ett XXV710-kort. Detta test fångade PTP4l-data för båda slavklockorna under ingångs- eller utgående trafik som utbyts mellan de två värdarna för Intel FPGA PAC N3000 och XXV710-kort. Den värsta masteroffset som observerats i Intel FPGA PAC N3000 är minst 5 gånger lägre än XXV710-kortet. Standardavvikelsen för de infångade offseten bevisar också att T-TC-stödet för Intel FPGA PAC N3000 tillåter smidigare approximation av stormästarens klocka.

För att ytterligare validera PTP-prestandan hos Intel FPGA PAC N3000 inkluderar de potentiella testalternativen:

• Validering under olika PTP profiles och meddelandehastigheter för mer än en Ethernet-länk.
• Utvärdering av lperf3-trafiktest på sidan 10 med en mer avancerad switch som tillåter högre PTP-meddelandehastigheter.
• Utvärdering av T-SC-funktionaliteten och dess PTP-timingsnoggrannhet under G.8273.2 Överensstämmelsetestning.

Dokumentversionshistorik för IEEE 1588 V2-test

 

Dokumentera Version	Ändringar
2020.05.30	Initial release.

 

Dokument/resurser

intel FPGA programmerbart accelerationskort N3000 [pdf] Användarhandbok FPGA programmerbart accelerationskort, N3000, programmerbart accelerationskort N3000, FPGA programmerbart accelerationskort N3000, FPGA, IEEE 1588 V2-test

Referenser

• Användarmanual