Intel FPGA Programmable Acceleration Card N3000 Hướng dẫn sử dụng

Giới thiệu

Lý lịch

Thẻ tăng tốc có thể lập trình FPGA N3000 của Intel trong mạng truy cập vô tuyến ảo hóa (vRAN) yêu cầu hỗ trợ cho IEEE1588v2 dưới dạng Đồng hồ phụ viễn thông giao thức thời gian chính xác (PTP) (T-TSC) để lên lịch các tác vụ phần mềm một cách thích hợp. Bộ điều khiển Ethernet Intel XL710 trong Intel® FPGA PAC N3000 cung cấp hỗ trợ IEEE1588v2. Tuy nhiên, đường dẫn dữ liệu FPGA giới thiệu jitter ảnh hưởng đến hiệu suất PTP. Việc thêm mạch đồng hồ trong suốt (T-TC) cho phép Intel FPGA PAC N3000 bù cho độ trễ bên trong FPGA của nó và giảm thiểu tác động của rung pha, điều này cho phép T-TSC ước lượng Thời gian trong ngày (ToD) của Grandmaster một cách hiệu quả.

Khách quan

Các thử nghiệm này xác thực việc sử dụng Intel FPGA PAC N3000 làm nô lệ IEEE1588v2 trong Mạng truy cập vô tuyến mở (O-RAN). Tài liệu này mô tả:

• Kiểm tra thiết lập
• Quá trình xác minh
• Đánh giá hiệu năng cơ chế đồng hồ trong suốt trong lộ trình FPGA của Intel FPGA PAC N3000
• Hiệu suất PTP của Intel FPGA PAC N3000 Hiệu suất của Intel FPGA PAC N3000 hỗ trợ đồng hồ trong suốt là
  so với Intel FPGA PAC N3000 không có đồng hồ trong suốt cũng như với một thẻ Ethernet khác XXV710 trong các điều kiện lưu lượng và cấu hình PTP khác nhau.

Tính năng và hạn chế

Các tính năng và giới hạn xác thực đối với hỗ trợ Intel FPGA PAC N3000 IEEE1588v2 như sau:

• Ngăn xếp phần mềm được sử dụng: Linux PTP Project (PTP4l)
• Hỗ trợ các chuyên gia viễn thông sau đâyfiles:
  •  1588v2 (mặc định)
  • G.XINUM
  • G.XINUM
• Hỗ trợ đồng hồ nô lệ PTP hai bước.

Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.

• Hỗ trợ chế độ phát đa hướng từ đầu đến cuối.
• Hỗ trợ tần số trao đổi tin nhắn PTP lên đến 128 Hz.
  • Đây là một hạn chế của kế hoạch xác nhận và sử dụng Grandmaster. Có thể cấu hình PTP cao hơn 128 gói mỗi giây cho tin nhắn PTP.
• Do các hạn chế của bộ chuyển mạch Cisco* Nexus* 93180YC-FX được sử dụng trong thiết lập xác thực, kết quả hoạt động trong điều kiện lưu lượng truy cập iperf3 đề cập đến tốc độ trao đổi tin nhắn PTP là 8 Hz.
• Hỗ trợ đóng gói:
  • Truyền tải qua L2 (Ethernet thô) và L3 (UDP/IPv4/IPv6)
    Ghi chú: Trong tài liệu này, tất cả các kết quả sử dụng một liên kết Ethernet 25Gbps duy nhất.

Phiên bản công cụ và trình điều khiển

Công cụ	Phiên bản
BIOS	Bo mạch máy chủ Intel S2600WF 00.01.0013
OS	CentOS 7.6
Hạt nhân	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Bộ công cụ phát triển mặt phẳng dữ liệu (DPDK)	18.08
Trình biên dịch Intel C	19.0.3
Trình điều khiển Intel XL710 (trình điều khiển i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
buôn bán	Bộ công cụ Netsniff-ng 0.6.6

 Kiểm tra giao thông IXIA

Bộ tiêu chuẩn hiệu suất PTP đầu tiên dành cho Intel FPGA PAC N3000 sử dụng giải pháp IXIA* để kiểm tra tính tuân thủ của mạng và PTP. Hộp khung IXIA XGS2 bao gồm thẻ IXIA 40 PORT NOVUS-R100GE8Q28 và IxExplorer cung cấp giao diện đồ họa để thiết lập PTP Grandmaster ảo cho DUT (Intel FPGA PAC N3000) qua một kết nối Ethernet trực tiếp 25 Gbps. Sơ đồ khối bên dưới minh họa cấu trúc liên kết thử nghiệm được nhắm mục tiêu cho các điểm chuẩn dựa trên IXIA. Tất cả các kết quả đều sử dụng lưu lượng do IXIA tạo ra để kiểm tra lưu lượng truy cập vào và sử dụng công cụ lưu lượng trên máy chủ Intel FPGA PAC N3000 để kiểm tra lưu lượng đi ra, trong đó hướng đi vào hoặc đi ra luôn theo quan điểm của DUT (Intel FPGA PAC N3000 ) chủ nhà. Trong cả hai trường hợp, tốc độ lưu lượng trung bình là 24 Gbps. Thiết lập thử nghiệm này cung cấp đặc tính cơ bản về hiệu suất PTP của Intel FPGA PAC N3000 khi cơ chế T-TC được bật, cũng như so sánh nó với hình ảnh xuất xưởng của Intel FPGA PAC N3000 không phải TC theo ITU-T G.8275.1 PTP profile.

Cấu trúc liên kết cho Kiểm tra lưu lượng truy cập Intel FPGA PAC N3000 trong IXIA Virtual Grandmaster

Kết quả kiểm tra giao thông IXIA

Phân tích sau đây ghi lại hiệu suất PTP của Intel FPGA PAC N3000 hỗ trợ TC trong các điều kiện lưu lượng truy cập vào và ra. Trong phần này, PTP profile G.8275.1 đã được áp dụng cho tất cả các thử nghiệm lưu lượng truy cập và thu thập dữ liệu.

Độ lớn của Master Offset

Hình dưới đây cho thấy mức độ bù chính được quan sát bởi ứng dụng phụ PTP4l của máy chủ lưu trữ Intel FPGA PAC N3000 dưới dạng hàm của thời gian đã trôi qua trong lưu lượng truy cập vào, ra và hai chiều (thông lượng trung bình là 24.4Gbps).

Độ trễ đường dẫn trung bình (MPD)

Hình dưới đây cho thấy độ trễ đường dẫn trung bình, được tính toán bởi nô lệ PTP4 sử dụng Intel FPGA PAC N3000 làm thẻ giao diện mạng, cho cùng thử nghiệm như hình trên. Tổng thời gian của mỗi trong ba bài kiểm tra giao thông ít nhất là 16 giờ.

Bảng sau đây liệt kê phân tích thống kê của ba bài kiểm tra lưu lượng truy cập. Trong trường hợp tải lưu lượng gần bằng dung lượng kênh, nô lệ PTP4l sử dụng Intel FPGA PAC N3000 duy trì độ lệch pha của nó với trình điều khiển ảo của IXIA trong vòng 53 ns đối với tất cả các thử nghiệm lưu lượng. Ngoài ra, độ lệch chuẩn của cường độ bù chính nhỏ hơn 5 ns.

Chi tiết thống kê về Hiệu suất PTP

G.8275.1 PTP Profile	Lưu lượng truy cập (24Gbps)	Lưu lượng đi ra (24Gbps)	Lưu lượng hai chiều (24Gbps)
RMS	6.35 giây	8.4 giây	9.2 giây
StdDev (của phần bù abs(max))	3.68 giây	3.78 giây	4.5 giây
StdDev (của MPD)	1.78 giây	2.1 giây	2.38 giây
Độ lệch tối đa	36 giây	33 giây	53 giây

 

Các số liệu sau đây biểu thị mức độ chênh lệch chính và độ trễ đường dẫn trung bình (MPD), trong thử nghiệm lưu lượng truy cập hai chiều 16 Gbps kéo dài 24 giờ cho các gói PTP khác nhau. Các biểu đồ bên trái trong các hình này đề cập đến các điểm chuẩn PTP trong đóng gói IPv4/UDP, trong khi đóng gói thông báo PTP của các biểu đồ bên phải là trong L2 (Ethernet thô). Hiệu suất phụ của PTP4l khá giống nhau, cường độ bù chính trong trường hợp xấu nhất lần lượt là 53 ns và 45 ns đối với đóng gói IPv4/UDP và L2. Độ lệch chuẩn của độ lệch cường độ lần lượt là 4.49 ns và 4.55 ns đối với đóng gói IPv4/UDP và L2.

Độ lớn của Master Offset

Hình dưới đây cho thấy mức độ bù chính trong lưu lượng hai chiều 24 Gbps, đóng gói IPv4 (trái) và L2 (phải), G8275.1 Profile.

Độ trễ đường dẫn trung bình (MPD)

Hình dưới đây cho thấy độ trễ đường dẫn trung bình của nô lệ PTP3000l máy chủ Intel FPGA PAC N4 dưới lưu lượng hai chiều 24 Gbps, đóng gói IPv4 (trái) và L2 (phải), G8275.1 Profile.

Các giá trị tuyệt đối của MPD không phải là dấu hiệu rõ ràng về tính nhất quán của PTP, vì nó phụ thuộc vào chiều dài cáp, độ trễ đường dẫn dữ liệu, v.v.; tuy nhiên, nhìn vào các biến thể MPD thấp (lần lượt là 2.381 ns và 2.377 ns đối với trường hợp IPv4 và L2) cho thấy rõ ràng rằng phép tính PTP MPD luôn chính xác trên cả hai dạng đóng gói. Nó xác minh tính nhất quán của hiệu suất PTP trên cả hai chế độ đóng gói. Sự thay đổi mức độ trong MPD được tính toán trong biểu đồ L2 (trong hình trên, biểu đồ bên phải) là do hiệu ứng gia tăng của lưu lượng được áp dụng. Đầu tiên, kênh không hoạt động (hiệu suất MPD là 55.3 ns), sau đó lưu lượng truy cập vào được áp dụng (bước gia tăng thứ hai, hiệu dụng MPD là 85.44 ns), tiếp theo là lưu lượng truy cập đầu ra đồng thời, dẫn đến MPD được tính toán là 108.98 ns. Các số liệu sau đây thể hiện độ lớn của phần bù chính và MPD được tính toán của thử nghiệm lưu lượng hai chiều được áp dụng cho cả PTP4l phụ sử dụng Intel FPGA PAC N3000 với cơ chế T-TC, cũng như cho một thiết bị khác sử dụng Intel FPGA PACN3000 không có TC chức năng. Các thử nghiệm T-TC Intel FPGA PAC N3000 (màu cam) bắt đầu từ thời điểm 3000, trong khi thử nghiệm PTP sử dụng Intel FPGA PAC N2300 không phải TC (màu xanh lam) bắt đầu trong khoảng T = XNUMX giây.

Độ lớn của Master Offset

Hình dưới đây cho thấy mức độ bù chính trong Lưu lượng truy cập vào (24 Gbps), có và không có hỗ trợ TTC, G.8275.1 Profile.

Trong hình trên, hiệu suất PTP của Intel FPGA PAC N3000 hỗ trợ TC trong lưu lượng truy cập tương tự như Intel FPGA PAC N3000 không hỗ trợ TC trong 2300 giây đầu tiên. Hiệu quả của cơ chế T-TC trong Intel FPGA PAC N3000 được nêu bật trong phân đoạn thử nghiệm (sau giây thứ 2300), trong đó tải lưu lượng bằng nhau được áp dụng cho các giao diện của cả hai thẻ. Tương tự như trong hình bên dưới, các tính toán MPD được quan sát trước và sau khi áp dụng lưu lượng trên kênh. Hiệu quả của cơ chế T-TC được làm nổi bật trong việc bù thời gian cư trú của các gói, đó là độ trễ của gói thông qua đường dẫn FPGA giữa MAC 25G và 40G.

Độ trễ đường dẫn trung bình (MPD)

Hình dưới đây cho thấy độ trễ đường dẫn trung bình của nô lệ PTP3000l máy chủ Intel FPGA PAC N4 trong Lưu lượng truy cập (24 Gbps), có và không có hỗ trợ T-TC, G.8275.1 Profile.

Những số liệu này cho thấy thuật toán servo của nô lệ PTP4l, do hiệu chỉnh thời gian cư trú của TC, chúng tôi thấy sự khác biệt nhỏ trong tính toán độ trễ đường dẫn trung bình. Do đó, tác động của dao động độ trễ đối với xấp xỉ độ lệch tổng thể bị giảm. Bảng sau đây liệt kê phân tích thống kê về hiệu suất PTP, bao gồm RMS và độ lệch chuẩn của phần bù chính, độ lệch chuẩn của độ trễ đường dẫn trung bình, cũng như phần bù chính trong trường hợp xấu nhất cho Intel FPGA PAC N3000 có và không có T- TC hỗ trợ.

Chi tiết thống kê về hiệu suất PTP theo lưu lượng truy cập

Lưu lượng truy cập (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 với T-TC	Intel FPGA PAC N3000 không có T-TC
RMS	6.34 giây	40.5 giây
StdDev (của phần bù abs(max))	3.65 giây	15.5 giây
StdDev (của MPD)	1.79 giây	18.1 giây
Độ lệch tối đa	34 giây	143 giây

So sánh trực tiếp Intel FPGA PAC N3000 được TC hỗ trợ với phiên bản không phải TC
Cho thấy rằng hiệu suất PTP thấp hơn từ 4 đến 6 lần đối với bất kỳ thống kê nào
số liệu (trường hợp xấu nhất, RMS hoặc độ lệch chuẩn của độ lệch tổng thể). Trường hợp xấu nhất
độ lệch chính cho cấu hình PTP G.8275.1 của T-TC Intel FPGA PAC N3000 là 34
ns trong điều kiện lưu lượng truy cập vào ở giới hạn băng thông kênh (24.4Gbps).

Kiểm tra lưu lượng lperf3

Phần này mô tả kiểm tra điểm chuẩn lưu lượng truy cập iperf3 để đánh giá thêm hiệu suất PTP của Intel FPGA PAC N3000. Công cụ iperf3 đã được sử dụng để mô phỏng các điều kiện giao thông đang hoạt động. Cấu trúc liên kết mạng của điểm chuẩn lưu lượng iperf3, được hiển thị trong hình bên dưới, liên quan đến kết nối của hai máy chủ, mỗi máy chủ sử dụng thẻ DUT (Intel FPGA PAC N3000 và XXV710), với bộ chuyển mạch Cisco Nexus 93180YC FX. Công tắc Cisco hoạt động như một Đồng hồ ranh giới (T-BC) giữa hai nô lệ DUT PTP và Grandmaster Calnex Paragon-NEO.

Cấu trúc liên kết mạng cho Kiểm tra lưu lượng truy cập Intel FPGA PAC N3000 lperf3

Đầu ra PTP4l trên mỗi máy chủ DUT cung cấp các phép đo dữ liệu về hiệu suất PTP cho từng thiết bị phụ trong thiết lập (Intel FPGA PAC N3000 và XXV710). Đối với thử nghiệm lưu lượng truy cập iperf3, các điều kiện và cấu hình sau áp dụng cho tất cả các biểu đồ và phân tích hiệu suất:

• Băng thông lưu lượng tổng hợp 17 Gbps (cả TCP và UDP), đầu ra hoặc đầu vào hoặc hai chiều tới Intel FPGA PAC N3000.
• Đóng gói IPv4 của các gói PTP, do giới hạn cấu hình trên bộ chuyển mạch Cisco Nexus 93180YC-FX.
• Tốc độ trao đổi tin nhắn PTP giới hạn ở 8 gói/giây, do giới hạn cấu hình trên bộ chuyển mạch Cisco Nexus 93180YC-FX.

kết quả kiểm tra lưu lượng truy cập perf3

Phân tích sau đây ghi lại hiệu suất của thẻ Intel FPGA PAC N3000 và XXV710, cả hai đồng thời hoạt động như một thẻ giao diện mạng của các nô lệ PTP (T-TSC) Grandmaster Calnex Paragon NEO thông qua bộ chuyển mạch T-BC của Cisco.

Các số liệu sau đây cho thấy mức độ bù chính và MPD theo thời gian đối với ba thử nghiệm lưu lượng khác nhau bằng cách sử dụng Intel FPGA PAC N3000 với thẻ T-TC và XXV710. Trong cả hai thẻ, lưu lượng hai chiều có ảnh hưởng lớn nhất đến hiệu suất PTP4l. Thời lượng kiểm tra giao thông kéo dài 10 giờ. Trong các hình sau đây, phần đuôi của biểu đồ đánh dấu một điểm đúng lúc mà lưu lượng truy cập dừng lại và độ lớn của phần bù chính PTP giảm xuống mức thấp do kênh không hoạt động.

Độ lớn của Master Offset cho Intel FPGA PAC N3000

Hình dưới đây cho thấy độ trễ đường dẫn trung bình đối với Intel FPGA PAC N3000 với T TC, trong lưu lượng truy cập iperf3 vào, ra và hai chiều.

Độ trễ đường dẫn trung bình (MPD) cho Intel FPGA PAC N3000

Hình dưới đây cho thấy độ trễ đường dẫn trung bình đối với Intel FPGA PAC N3000 với T TC, trong lưu lượng truy cập iperf3 vào, ra và hai chiều.

Độ lớn của Độ lệch chính cho XXV710

Hình dưới đây cho thấy mức độ bù chính cho XXV710, theo lưu lượng truy cập iperf3 vào, ra và hai chiều.

Độ trễ đường dẫn trung bình (MPD) cho XXV710

Hình dưới đây cho thấy độ trễ đường dẫn trung bình đối với XXV710, trong lưu lượng truy cập iperf3 vào, ra và hai chiều.

Về hiệu suất PTP của Intel FPGA PAC N3000, độ lệch chính trong trường hợp xấu nhất trong bất kỳ điều kiện lưu lượng nào là trong vòng 90 ns. Mặc dù ở cùng điều kiện lưu lượng hai chiều, RMS của phần bù chính Intel FPGA PAC N3000 tốt hơn 5.6 lần so với phần bù của thẻ XXV710.

	Intel FPGA PAC N3000			Thẻ XXV710
	Lưu lượng truy cập10G	Lưu lượng đi ra 18G	Giao thông hai chiều18G	Lưu lượng truy cập18G	Lưu lượng đi ra 10G	Giao thông hai chiều18G
RMS	27.6 giây	14.2 giây	27.2 giây	93.96 giây	164.2 giây	154.7 giây
StdDev(của phần bù abs(max))	9.8 giây	8.7 giây	14.6 giây	61.2 giây	123.8 giây	100 giây
StdDev (của MPD)	21.6 giây	9.2 giây	20.6 giây	55.58 giây	55.3 giây	75.9 giây
Độ lệch tối đa	84 giây	62 giây	90 giây	474 giây	1,106 giây	958 giây

Đáng chú ý, phần bù chính của Intel FPGA PAC N3000 có độ lệch chuẩn thấp hơn,
ít hơn ít nhất 5 lần so với thẻ XXV710, có nghĩa là xấp xỉ PTP của
Đồng hồ Grandmaster ít nhạy cảm hơn với độ trễ hoặc sự thay đổi tiếng ồn khi lưu lượng truy cập trong
IntelFPGA PAC N3000.
Khi so sánh với Kết quả Kiểm tra Giao thông IXIA ở trang 5, cường độ trong trường hợp xấu nhất của
độ lệch chính với Intel FPGA PAC N3000 hỗ trợ T-TC xuất hiện cao hơn. ngoài ra
sự khác biệt về cấu trúc liên kết mạng và băng thông kênh, điều này là do Intel
FPGA PAC N3000 được chụp dưới G.8275.1 PTP profile (tốc độ đồng bộ 16 Hz), trong khi
tốc độ tin nhắn đồng bộ hóa trong trường hợp này bị hạn chế ở mức 8 gói mỗi giây.

Tầm quan trọng của so sánh Master Offset

Hình dưới đây cho thấy tầm quan trọng của việc so sánh độ lệch chính trong lưu lượng iperf3 hai chiều.

So sánh độ trễ đường dẫn trung bình (MPD)

Hình dưới đây cho thấy so sánh độ trễ đường dẫn trung bình trong lưu lượng iperf3 hai chiều.

Hiệu suất PTP vượt trội của Intel FPGA PAC N3000, khi so sánh với thẻ XXV710, cũng được hỗ trợ bởi độ lệch rõ ràng cao hơn của độ trễ đường dẫn trung bình được tính toán (MPD) cho XXV710 và Intel FPGA PAC N3000 trong mỗi thử nghiệm lưu lượng được nhắm mục tiêu, cho Ví dụamplưu lượng iperf3 hai chiều. Bỏ qua giá trị trung bình trong từng trường hợp MPD, giá trị này có thể khác nhau do một số lý do, chẳng hạn như cáp Ethernet khác nhau và độ trễ lõi khác nhau. Sự chênh lệch quan sát được và giá trị tăng đột biến đối với thẻ XXV710 không có trong Intel FPGA PAC N3000.

RMS của 8 So sánh Offset Master liên tiếp

Phần kết luận

Đường dẫn dữ liệu FPGA giữa QSFP28 (MAC 25G) và Intel XL710 (MAC 40G) thêm độ trễ gói thay đổi ảnh hưởng đến độ chính xác gần đúng của PTP Slave. Việc bổ sung hỗ trợ Đồng hồ trong suốt (T-TC) trong logic mềm FPGA của Intel FPGA PAC N3000 cung cấp khả năng bù độ trễ của gói này bằng cách nối thêm thời gian cư trú của nó trong trường hiệu chỉnh của các thông báo PTP được đóng gói. Kết quả xác nhận rằng cơ chế T-TC cải thiện hiệu suất chính xác của nô lệ PTP4l.

Ngoài ra, Kết quả kiểm tra lưu lượng IXIA trên trang 5 cho thấy rằng hỗ trợ T-TC trong đường dẫn dữ liệu FPGA nâng cao hiệu suất PTP ít nhất gấp 4 lần, khi so sánh với Intel FPGA PAC N3000 không có hỗ trợ T-TC. Intel FPGA PAC N3000 với T-TC thể hiện độ lệch chính trong trường hợp xấu nhất là 53 ns khi tải lưu lượng truy cập vào, ra hoặc hai chiều ở giới hạn dung lượng kênh (25 Gbps). Do đó, với sự hỗ trợ của T-TC, hiệu năng của Intel FPGA PAC N3000 PTP vừa chính xác hơn vừa ít bị thay đổi tiếng ồn hơn.

Trong Kiểm tra lưu lượng lperf3 ở trang 10, hiệu suất PTP của Intel FPGA PAC N3000 có bật T-TC được so sánh với thẻ XXV710. Thử nghiệm này thu thập dữ liệu PTP4l cho cả hai đồng hồ phụ trong lưu lượng truy cập vào hoặc ra được trao đổi giữa hai máy chủ của thẻ Intel FPGA PAC N3000 và XXV710. Độ lệch chính trong trường hợp xấu nhất được quan sát thấy trong Intel FPGA PAC N3000 thấp hơn ít nhất 5 lần so với thẻ XXV710. Ngoài ra, độ lệch chuẩn của độ lệch thu được cũng chứng minh rằng hỗ trợ T-TC của Intel FPGA PAC N3000 cho phép xấp xỉ đồng hồ của Grandmaster mượt mà hơn.

Để xác thực thêm hiệu suất PTP của Intel FPGA PAC N3000, các tùy chọn kiểm tra tiềm năng bao gồm:

• Xác thực theo PTP pro khác nhaufiles và tốc độ tin nhắn cho nhiều liên kết Ethernet.
• Đánh giá Kiểm tra lưu lượng lperf3 ở trang 10 với một công tắc tiên tiến hơn cho phép tốc độ tin nhắn PTP cao hơn.
• Đánh giá chức năng T-SC và độ chính xác về thời gian PTP của nó trong Thử nghiệm tuân thủ G.8273.2.

Lịch sử sửa đổi tài liệu cho IEEE 1588 V2 Test

 

Tài liệu Phiên bản	Thay đổi
2020.05.30	Phiên bản phát hành đầu tiên.

 

Tài liệu / Tài nguyên

Thẻ tăng tốc có thể lập trình FPGA intel N3000 [tập tin pdf] Hướng dẫn sử dụng Card tăng tốc lập trình được FPGA, N3000, Card tăng tốc lập trình được N3000, Card tăng tốc lập trình được FPGA N3000, FPGA, IEEE 1588 V2 Test

Tài liệu tham khảo

• Hướng dẫn sử dụng