Guía de usuario da tarxeta de aceleración programable intel FPGA N3000

Introdución

Fondo

A tarxeta de aceleración programable Intel FPGA N3000 nunha rede de acceso de radio virtualizada (vRAN) require compatibilidade co IEEE1588v2 como un protocolo de tempo de precisión (PTP) Telecom Slave Clocks (T-TSC) para programar as tarefas de software de forma adecuada. La controladora Intel Ethernet XL710 en Intel® FPGA PAC N3000 proporciona compatibilidad con IEEE1588v2. Non obstante, a ruta de datos FPGA introduce jitter que afecta o rendemento do PTP. Engadir un circuíto de reloxo transparente (T-TC) permite que o Intel FPGA PAC N3000 compense a súa latencia interna FPGA e mitigue os efectos do jitter, o que permite que o T-TSC aproxime a hora do día (ToD) do Grandmaster de forma eficiente.

Obxectivo

Estas probas validan o uso de Intel FPGA PAC N3000 como escravo IEEE1588v2 en Open Radio Access Network (O-RAN). Este documento describe:

• Configuración de proba
• Proceso de verificación
• Avaliación do rendemento do mecanismo de reloxo transparente na ruta FPGA de Intel FPGA PAC N3000
• Rendemento PTP do Intel FPGA PAC N3000 O rendemento do Intel FPGA PAC N3000 que admite o reloxo transparente é
  en comparación co Intel FPGA PAC N3000 sen reloxo transparente, así como con outra tarxeta Ethernet XXV710 en varias condicións de tráfico e configuracións PTP.

Características e limitacións

As funcións e limitacións de validación para o soporte Intel FPGA PAC N3000 IEEE1588v2 son as seguintes:

• Pila de software utilizada: Linux PTP Project (PTP4l)
• Admite o seguinte profesional de telecomunicaciónsfiles:
  •  1588v2 (predeterminado)
  • G.8265.1
  • G.8275.1
• Admite o reloxo escravo PTP de dous pasos.

Intel Corporation. Todos os dereitos reservados. Intel, o logotipo de Intel e outras marcas de Intel son marcas comerciais de Intel Corporation ou das súas subsidiarias. Intel garante o rendemento dos seus produtos FPGA e semicondutores segundo as especificacións actuais de acordo coa garantía estándar de Intel, pero resérvase o dereito de facer cambios en calquera produto e servizo en calquera momento e sen previo aviso. Intel non asume ningunha responsabilidade ou responsabilidade derivada da aplicación ou uso de calquera información, produto ou servizo descrito aquí, salvo que Intel o acorde expresamente por escrito. Recoméndase aos clientes de Intel que obteñan a versión máis recente das especificacións do dispositivo antes de confiar en calquera información publicada e antes de facer pedidos de produtos ou servizos. *Outros nomes e marcas poden ser reclamados como propiedade doutros.

• Admite o modo de multidifusión de extremo a extremo.
• Admite frecuencia de intercambio de mensaxes PTP de ata 128 Hz.
  • Esta é unha limitación do plan de validación e do Gran Mestre empregado. Poden ser posibles configuracións PTP superiores a 128 paquetes por segundo para mensaxes PTP.
• Debido ás limitacións do conmutador Cisco* Nexus* 93180YC-FX usado na configuración de validación, os resultados de rendemento en condicións de tráfico iperf3 fan referencia á taxa de cambio de mensaxes PTP de 8 Hz.
• Soporte de encapsulación:
  • Transporte a través de L2 (Ethernet bruto) e L3 (UDP/IPv4/IPv6)
    Nota: Neste documento, todos os resultados usan unha única ligazón Ethernet de 25 Gbps.

Ferramentas e versións de controladores

Ferramentas	Versión
BIOS	Placa de servidor Intel S2600WF 00.01.0013
OS	CentOS 7.6
Núcleo	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit de desenvolvemento de planos de datos (DPDK)	18.08
Compilador Intel C	19.0.3
Controlador Intel XL710 (controlador i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Parche 1
lperf3	3.0.11
tráfico	Kit de ferramentas Netsniff-ng 0.6.6

 Proba de tráfico IXIA

O primeiro conxunto de referencias de rendemento PTP para Intel FPGA PAC N3000 utiliza unha solución IXIA* para probas de conformidade con redes e PTP. A caixa do chasis IXIA XGS2 inclúe unha tarxeta IXIA 40 PORT NOVUS-R100GE8Q28 e IxExplorer que proporciona unha interface gráfica para configurar un PTP Grandmaster virtual ao DUT (Intel FPGA PAC N3000) a través dunha única conexión Ethernet directa de 25 Gbps. O diagrama de bloques que aparece a continuación ilustra a topoloxía de proba dirixida para os benchmarks baseados en IXIA. Todos os resultados usan o tráfico xerado por IXIA para as probas de tráfico de entrada e utilizan a ferramenta de tráfico no host Intel FPGA PAC N3000 para as probas de tráfico de saída, onde a dirección de entrada ou saída é sempre desde a perspectiva do DUT (Intel FPGA PAC N3000 ) anfitrión. En ambos os casos, a taxa de tráfico media é de 24 Gbps. Esta configuración de proba ofrece unha caracterización de referencia do rendemento PTP do Intel FPGA PAC N3000 co mecanismo T-TC activado, ademais de comparalo coa imaxe de fábrica do Intel FPGA PAC N3000 que non é TC baixo o ITU-T G.8275.1 PTP profile.

Topoloxía para probas de tráfico Intel FPGA PAC N3000 baixo IXIA Virtual Grandmaster

Resultado da proba de tráfico IXIA

A seguinte análise recolle o rendemento PTP do Intel FPGA PAC N3000 habilitado para TC en condicións de tráfico de entrada e saída. Nesta sección, o PTP profile Adoptouse G.8275.1 para todas as probas de tráfico e recollida de datos.

Magnitude do Master Offset

A seguinte figura mostra a magnitude da compensación mestre observada polo cliente escravo PTP4l do host Intel FPGA PAC N3000 en función do tempo transcorrido no tráfico de entrada, saída e bidireccional (rendemento medio de 24.4 Gbps).

Retraso medio do camiño (MPD)

A seguinte figura mostra o atraso medio da ruta, calculado polo escravo PTP4 que usa o Intel FPGA PAC N3000 como tarxeta de interface de rede, para a mesma proba que a figura anterior. A duración total de cada unha das tres probas de tráfico é de polo menos 16 horas.

A seguinte táboa recolle a análise estatística das tres probas de tráfico. Baixo unha carga de tráfico próxima á capacidade da canle, o escravo PTP4l que usa o Intel FPGA PAC N3000 mantén o seu desfase co gran mestre virtual do IXIA nun prazo de 53 ns para todas as probas de tráfico. Ademais, a desviación estándar da magnitude de compensación mestra é inferior a 5 ns.

Detalles estatísticos sobre o rendemento do PTP

G.8275.1 PTP Profile	Tráfico de entrada (24 Gbps)	Tráfico de saída (24 Gbps)	Tráfico bidireccional (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (de compensación abs(máx.))	3.68 ns	3.78 ns	4.5 ns
StdDev (de MPD)	1.78 ns	2.1 ns	2.38 ns
Desfase máximo	36 ns	33 ns	53 ns

 

As seguintes cifras representan a magnitude da compensación principal e o atraso medio da ruta (MPD), baixo unha proba de tráfico bidireccional de 16 Gbps de 24 horas de duración para diferentes encapsulamentos PTP. Os gráficos da esquerda destas figuras refírense a referencias de PTP baixo encapsulamento IPv4/UDP, mentres que a encapsulación de mensaxes PTP dos gráficos da dereita está en L2 (Ethernet bruta). O rendemento do escravo PTP4l é bastante similar, a magnitude de compensación mestre no peor dos casos é de 53 ns e 45 ns para a encapsulación IPv4/UDP e L2, respectivamente. A desviación estándar da compensación de magnitude é de 4.49 ns e 4.55 ns para a encapsulación IPv4/UDP e L2, respectivamente.

Magnitude do Master Offset

A seguinte figura mostra a magnitude da compensación principal baixo o tráfico bidireccional de 24 Gbps, encapsulación IPv4 (esquerda) e L2 (dereita), G8275.1 Profile.

Retraso medio do camiño (MPD)

A seguinte figura mostra o atraso medio da ruta do escravo PTP3000l do host Intel FPGA PAC N4 con tráfico bidireccional de 24 Gbps, encapsulación IPv4 (esquerda) e L2 (dereita), G8275.1 Profile.

Os valores absolutos do MPD non son unha indicación clara da consistencia do PTP, xa que depende da lonxitude dos cables, da latencia da ruta de datos, etc. porén, ao observar as baixas variacións de MPD (2.381 ns e 2.377 ns para o caso IPv4 e L2, respectivamente) fai obvio que o cálculo do MPD de PTP é consistente en ambas as dúas encapsulacións. Verifica a coherencia do rendemento de PTP en ambos os modos de encapsulación. O cambio de nivel no MPD calculado no gráfico L2 (na figura anterior, gráfico da dereita) débese ao efecto incremental do tráfico aplicado. En primeiro lugar, a canle está inactiva (MPD rms é de 55.3 ns), despois aplícase o tráfico de entrada (segundo paso incremental, MPD rms é de 85.44 ns), seguido do tráfico de saída simultáneo, o que resulta nun MPD calculado de 108.98 ns. As seguintes cifras superpoñen a magnitude da compensación mestre e o MPD calculado da proba de tráfico bidireccional aplicada tanto a un escravo PTP4l que utiliza o Intel FPGA PAC N3000 con mecanismo T-TC, como a outro que utiliza o Intel FPGA PACN3000 sen TC. funcionalidade. As probas T-TC Intel FPGA PAC N3000 (laranxa) comezan desde o momento cero, mentres que a proba PTP que utiliza o Intel FPGA PAC N3000 non TC (azul) comeza ao redor de T = 2300 segundos.

Magnitude do Master Offset

A seguinte figura mostra a magnitude da compensación principal baixo o tráfico de entrada (24 Gbps), con e sen soporte TTC, G.8275.1 Profile.

Na figura anterior, o rendemento PTP do Intel FPGA PAC N3000 habilitado para TC baixo tráfico é similar ao Intel FPGA PAC N3000 non TC durante os primeiros 2300 segundos. A eficacia do mecanismo T-TC en Intel FPGA PAC N3000 destaca no segmento de proba (despois do segundo 2300) onde se aplica a igual carga de tráfico ás interfaces de ambas as tarxetas. Do mesmo xeito, na seguinte figura obsérvanse os cálculos de MPD antes e despois de aplicar o tráfico na canle. Destácase a eficacia do mecanismo T-TC para compensar o tempo de residencia dos paquetes, que é a latencia do paquete a través da ruta FPGA entre os MAC 25G e 40G.

Retraso medio do camiño (MPD)

A seguinte figura mostra o atraso medio da ruta do escravo PTP3000l do host Intel FPGA PAC N4 baixo tráfico de entrada (24 Gbps), con e sen soporte T-TC, G.8275.1 Profile.

Estas cifras mostran o algoritmo servo do escravo PTP4l, debido á corrección do tempo de residencia do TC, vemos pequenas diferenzas nos cálculos do atraso medio do camiño. Polo tanto, redúcese o impacto das flutuacións do atraso na aproximación de compensación principal. A seguinte táboa enumera a análise estatística sobre o rendemento do PTP, que inclúe o RMS e a desviación estándar da compensación principal, a desviación estándar do atraso medio da ruta, así como a compensación mestre no peor dos casos para o Intel FPGA PAC N3000 con e sen T- Soporte TC.

Detalles estatísticos sobre o rendemento do PTP baixo o tráfico de entrada

Tráfico de entrada (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 con T-TC	Intel FPGA PAC N3000 sen T-TC
RMS	6.34 ns	40.5 ns
StdDev (de compensación abs(máx.))	3.65 ns	15.5 ns
StdDev (de MPD)	1.79 ns	18.1 ns
Desfase máximo	34 ns	143 ns

Unha comparación directa do Intel FPGA PAC N3000 compatible con TC coa versión non TC
Mostra que o rendemento do PTP é entre 4 e 6 veces menor con respecto a calquera das estatísticas
métricas (peor caso, RMS ou desviación estándar da compensación principal). O peor dos casos
a compensación principal para a configuración PTP G.8275.1 de T-TC Intel FPGA PAC N3000 é 34
ns en condicións de tráfico de entrada no límite do ancho de banda da canle (24.4 Gbps).

Proba de tráfico lperf3

Esta sección describe a proba de benchmarking de tráfico iperf3 para avaliar aínda máis o rendemento PTP do Intel FPGA PAC N3000. A ferramenta iperf3 utilizouse para emular as condicións de tráfico activas. A topoloxía de rede dos benchmarks de tráfico iperf3, que se mostra na figura a continuación, implica a conexión de dous servidores, cada un usando unha tarxeta DUT (Intel FPGA PAC N3000 e XXV710), ao switch Cisco Nexus 93180YC FX. O interruptor Cisco actúa como un reloxo de límite (T-BC) entre os dous escravos PTP DUT e o Calnex Paragon-NEO Grandmaster.

Topoloxía de rede para proba de tráfico Intel FPGA PAC N3000 lperf3

A saída PTP4l en cada un dos hosts DUT proporciona medicións de datos do rendemento PTP para cada dispositivo escravo da configuración (Intel FPGA PAC N3000 e XXV710). Para a proba de tráfico iperf3, as seguintes condicións e configuracións aplícanse a todos os gráficos e á análise de rendemento:

• Ancho de banda agregado de tráfico de 17 Gbps (tanto TCP como UDP), de saída ou de entrada ou bidireccional a Intel FPGA PAC N3000.
• Encapsulación IPv4 de paquetes PTP, debido á limitación da configuración do switch Cisco Nexus 93180YC-FX.
• Taxa de cambio de mensaxes PTP limitada a 8 paquetes/segundo, debido á limitación da configuración do switch Cisco Nexus 93180YC-FX.

perf3 Resultado da proba de tráfico

A seguinte análise recolle o rendemento das tarxetas Intel FPGA PAC N3000 e XXV710, actuando ambas simultaneamente como tarxeta de interface de rede de escravos PTP (T-TSC) o Calnex Paragon NEO Grandmaster a través do conmutador T-BC Cisco.

As seguintes figuras mostran a magnitude da compensación principal e do MPD ao longo do tempo para tres probas de tráfico diferentes utilizando a Intel FPGA PAC N3000 con tarxeta T-TC e XXV710. En ambas as tarxetas, o tráfico bidireccional ten o maior efecto sobre o rendemento de PTP4l. A duración da proba de tráfico é de 10 horas. Nas seguintes figuras, a cola do gráfico marca un momento no que o tráfico se detén e a magnitude da compensación mestre PTP baixa aos seus niveis baixos, debido á canle inactiva.

Magnitude do Master Offset para Intel FPGA PAC N3000

A seguinte figura mostra o atraso medio da ruta para Intel FPGA PAC N3000 con T TC, baixo tráfico de entrada, saída e iperf3 bidireccional.

Retraso medio de ruta (MPD) para Intel FPGA PAC N3000

A seguinte figura mostra o atraso medio da ruta para Intel FPGA PAC N3000 con T TC, baixo tráfico de entrada, saída e iperf3 bidireccional.

Magnitude de compensación principal para XXV710

A seguinte figura mostra a magnitude da compensación principal para XXV710, baixo tráfico de entrada, saída e iperf3 bidireccional.

Retraso medio de ruta (MPD) para XXV710

A seguinte figura mostra o atraso medio da ruta para XXV710, no tráfico de entrada, saída e iperf3 bidireccional.

No que respecta ao rendemento PTP de Intel FPGA PAC N3000, a compensación mestre no peor dos casos en calquera condición de tráfico está dentro de 90 ns. Aínda que nas mesmas condicións de tráfico bidireccional, o RMS da compensación mestre Intel FPGA PAC N3000 é 5.6 veces mellor que o da tarxeta XXV710.

	Intel FPGA PAC N3000			Tarxeta XXV710
	Tráfico de entrada10G	Tráfico de saída 18G	Tráfico bidireccional18G	Tráfico de entrada18G	Tráfico de saída 10G	Tráfico bidireccional18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (de compensación abs (máx.))	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (de MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Desfase máximo	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

En particular, a compensación principal do Intel FPGA PAC N3000 ten unha desviación estándar máis baixa,
polo menos 5 veces menos que a tarxeta XXV710, significa que a aproximación PTP do
O reloxo Grandmaster é menos sensible á latencia ou ás variacións de ruído baixo o tráfico
Intel FPGA PAC N3000.
En comparación co resultado da proba de tráfico IXIA na páxina 5, a magnitude do peor dos casos
o offset mestre cun Intel FPGA PAC N3000 habilitado para T-TC aparece máis alto. Ademais
as diferenzas na topoloxía de rede e anchos de banda das canles, isto débese ao Intel
FPGA PAC N3000 sendo capturado cun G.8275.1 PTP profile (taxa de sincronización de 16 Hz), mentres
a taxa de mensaxes de sincronización neste caso está restrinxida a 8 paquetes por segundo.

Magnitude da comparación de compensación principal

A seguinte figura mostra a magnitude da comparación de compensación principal baixo o tráfico iperf3 bidireccional.

Comparación do atraso medio do camiño (MPD).

A seguinte figura mostra a comparación do atraso medio da ruta no tráfico iperf3 bidireccional.

O rendemento PTP superior da Intel FPGA PAC N3000, en comparación coa tarxeta XXV710, tamén se ve apoiado pola desviación evidentemente maior do atraso medio de ruta (MPD) calculado para XXV710 e Intel FPGA PAC N3000 en cada unha das probas de tráfico dirixidas, para exampo tráfico bidireccional iperf3. Ignora o valor medio en cada caso de MPD, que pode ser diferente debido a unha serie de razóns, como cables Ethernet diferentes e latencia de núcleo diferente. A disparidade observada e o aumento dos valores para a tarxeta XXV710 non están presentes no Intel FPGA PAC N3000.

RMS de 8 Comparación de compensación principal consecutiva

Conclusión

A ruta de datos FPGA entre QSFP28 (25G MAC) e Intel XL710 (40G MAC) engade unha latencia de paquete variable que afecta a precisión de aproximación do esclavo PTP. Engadir o soporte Transparent Clock (T-TC) na lóxica suave FPGA de Intel FPGA PAC N3000 proporciona unha compensación desta latencia do paquete ao engadir o seu tempo de residencia no campo de corrección das mensaxes PTP encapsuladas. Os resultados confirman que o mecanismo T-TC mellora o rendemento de precisión do escravo PTP4l.

Ademais, o resultado da proba de tráfico IXIA na páxina 5 mostra que o soporte T-TC na ruta de datos FPGA mellora o rendemento PTP polo menos 4 veces, en comparación co Intel FPGA PAC N3000 sen soporte T-TC. O Intel FPGA PAC N3000 con T-TC presenta un offset mestre no peor dos casos de 53 ns baixo cargas de tráfico de entrada, saída ou bidireccional no límite da capacidade da canle (25 Gbps). Polo tanto, co soporte T-TC, o rendemento Intel FPGA PAC N3000 PTP é máis preciso e menos propenso a variacións de ruído.

En lperf3 Traffic Test da páxina 10, o rendemento PTP do Intel FPGA PAC N3000 con T-TC activado compárase cunha tarxeta XXV710. Esta proba capturou os datos PTP4l dos dous reloxos escravos baixo o tráfico de entrada ou saída que se intercambia entre os dous hosts da tarxeta Intel FPGA PAC N3000 e XXV710. A compensación mestre no peor dos casos observada no Intel FPGA PAC N3000 é polo menos 5 veces menor que a tarxeta XXV710. Ademais, a desviación estándar das compensacións capturadas tamén proba que o soporte T-TC de Intel FPGA PAC N3000 permite unha aproximación máis suave do reloxo do Grandmaster.

Para validar aínda máis o rendemento PTP de Intel FPGA PAC N3000, as posibles opcións de proba inclúen:

• Validación baixo diferentes PTP profiles e taxas de mensaxes para máis dunha ligazón Ethernet.
• Avaliación da proba de tráfico lperf3 na páxina 10 cun interruptor máis avanzado que permite taxas de mensaxes PTP máis altas.
• Avaliación da funcionalidade T-SC e da súa precisión de cronometraxe PTP segundo G.8273.2 Probas de conformidade.

Historial de revisións de documentos para a proba IEEE 1588 V2

 

Documento Versión	Cambios
2020.05.30	Lanzamento inicial.

 

Documentos/Recursos

Tarxeta de aceleración programable Intel FPGA N3000 [pdfGuía do usuario Tarxeta de aceleración programable FPGA, N3000, Tarxeta de aceleración programable N3000, Tarxeta de aceleración programable FPGA N3000, FPGA, proba IEEE 1588 V2

Referencias

• Manual de usuario