Guía del usuario de la tarjeta de aceleración programable Intel FPGA N3000

Introducción

Fondo

La tarjeta de aceleración programable Intel FPGA N3000 en una red de acceso de radio virtualizada (vRAN) requiere compatibilidad con IEEE1588v2 como relojes esclavos de telecomunicaciones (T-TSC) del protocolo de tiempo de precisión (PTP) para programar las tareas de software de manera adecuada. El controlador Intel Ethernet XL710 en Intel® FPGA PAC N3000 proporciona soporte IEEE1588v2. Sin embargo, la ruta de datos de la FPGA introduce fluctuaciones que afectan el rendimiento del PTP. Agregar un circuito de reloj transparente (T-TC) permite al Intel FPGA PAC N3000 compensar su latencia interna FPGA y mitiga los efectos de la fluctuación, lo que permite al T-TSC aproximarse a la hora del día (ToD) del Gran Maestro de manera eficiente.

Objetivo

Estas pruebas validan el uso de Intel FPGA PAC N3000 como esclavo IEEE1588v2 en Open Radio Access Network (O-RAN). Este documento describe:

• Preparación del test
• Proceso de verificación
• Evaluación del rendimiento del mecanismo de reloj transparente en la ruta FPGA de Intel FPGA PAC N3000
• Rendimiento PTP de Intel FPGA PAC N3000 El rendimiento de Intel FPGA PAC N3000 que admite el reloj transparente es
  en comparación con el Intel FPGA PAC N3000 sin reloj transparente, así como con otra tarjeta Ethernet XXV710 en diversas condiciones de tráfico y configuraciones de PTP.

Características y limitaciones

Las características y limitaciones de validación para la compatibilidad con Intel FPGA PAC N3000 IEEE1588v2 son las siguientes:

• Pila de software utilizada: Proyecto Linux PTP (PTP4l)
• Soporta los siguientes profesionales de telecomunicacionesfiles:
  •  1588v2 (predeterminado)
  • G.8265.1
  • G.8275.1
• Admite reloj esclavo PTP de dos pasos.

Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.

• Admite el modo de multidifusión de un extremo a otro.
• Admite una frecuencia de intercambio de mensajes PTP de hasta 128 Hz.
  • Esta es una limitación del plan de validación y del Gran Maestro empleado. Es posible que sean posibles configuraciones de PTP superiores a 128 paquetes por segundo para mensajes PTP.
• Debido a las limitaciones del conmutador Cisco* Nexus* 93180YC-FX utilizado en la configuración de validación, los resultados de rendimiento en condiciones de tráfico iperf3 se refieren a una tasa de intercambio de mensajes PTP de 8 Hz.
• Soporte de encapsulación:
  • Transporte sobre L2 (Ethernet sin formato) y L3 (UDP/IPv4/IPv6)
    Nota: En este documento, todos los resultados utilizan un único enlace Ethernet de 25 Gbps.

Herramientas y versiones de controladores

Herramientas	Versión
BIOS	Placa de servidor Intel S2600WF 00.01.0013
OS	CentOS 7.6
Núcleo	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit de desarrollo del plano de datos (DPDK)	18.08
Compilador Intel C	19.0.3
Controlador Intel XL710 (controlador i40e)	2.8.432.9.21
PTP4l	2.0
Explorador Ix	8.51.1800.7 EA-Parche1
lperf3	3.0.11
trafgen	Kit de herramientas Netsniff-ng 0.6.6

 Prueba de tráfico IXIA

El primer conjunto de pruebas comparativas de rendimiento de PTP para Intel FPGA PAC N3000 utiliza una solución IXIA* para pruebas de conformidad de red y PTP. La caja del chasis IXIA XGS2 incluye una tarjeta IXIA 40 PORT NOVUS-R100GE8Q28 e IxExplorer que proporciona una interfaz gráfica para configurar un PTP Grandmaster virtual para el DUT (Intel FPGA PAC N3000) a través de una única conexión Ethernet directa de 25 Gbps. El siguiente diagrama de bloques ilustra la topología de prueba específica para los puntos de referencia basados ​​en IXIA. Todos los resultados utilizan tráfico generado por IXIA para las pruebas de tráfico de entrada y utilizan la herramienta trafgen en el host Intel FPGA PAC N3000 para las pruebas de tráfico de salida, donde la dirección de entrada o salida siempre es desde la perspectiva del DUT (Intel FPGA PAC N3000 ) anfitrión. En ambos casos, la tasa de tráfico promedio es de 24 Gbps. Esta configuración de prueba proporciona una caracterización básica del rendimiento PTP de Intel FPGA PAC N3000 con el mecanismo T-TC habilitado, además de compararlo con la imagen de fábrica de Intel FPGA PAC N3000 sin TC según ITU-T G.8275.1 PTP pro.file.

Topología para pruebas de tráfico Intel FPGA PAC N3000 bajo IXIA Virtual Grandmaster

Resultado de la prueba de tráfico IXIA

El siguiente análisis captura el rendimiento de PTP del Intel FPGA PAC N3000 habilitado para TC en condiciones de tráfico de entrada y salida. En esta sección, el PTP profile Se ha adoptado G.8275.1 para todas las pruebas de tráfico y recopilación de datos.

Magnitud de la compensación maestra

La siguiente figura muestra la magnitud del desplazamiento maestro observado por el cliente esclavo PTP4l del host Intel FPGA PAC N3000 en función del tiempo transcurrido bajo el tráfico de entrada, salida y bidireccional (rendimiento promedio de 24.4 Gbps).

Retraso medio de ruta (MPD)

La siguiente figura muestra el retardo de ruta medio, calculado por el esclavo PTP4 que utiliza Intel FPGA PAC N3000 como tarjeta de interfaz de red, para la misma prueba que la figura anterior. La duración total de cada una de las tres pruebas de tráfico es de al menos 16 horas.

La siguiente tabla enumera el análisis estadístico de las tres pruebas de tráfico. Bajo una carga de tráfico cercana a la capacidad del canal, el esclavo PTP4l que utiliza Intel FPGA PAC N3000 mantiene su compensación de fase con respecto al gran maestro virtual de IXIA dentro de 53 ns para todas las pruebas de tráfico. Además, la desviación estándar de la magnitud de compensación maestra es inferior a 5 ns.

Detalles estadísticos sobre el rendimiento del PTP

G.8275.1 PTP Profile	Tráfico de ingreso (24 Gbps)	Tráfico de salida (24 Gbps)	Tráfico bidireccional (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (de compensación abs(max))	3.68 ns	3.78 ns	4.5 ns
StdDev (de MPD)	1.78 ns	2.1 ns	2.38 ns
Compensación máxima	36 ns	33 ns	53 ns

 

Las siguientes figuras representan la magnitud del desplazamiento maestro y el retardo medio de ruta (MPD), bajo una prueba de tráfico bidireccional de 16 Gbps de 24 horas de duración para diferentes encapsulaciones PTP. Los gráficos de la izquierda en estas figuras se refieren a puntos de referencia de PTP bajo encapsulación IPv4/UDP, mientras que la encapsulación de mensajería PTP de los gráficos de la derecha está en L2 (Ethernet sin formato). El rendimiento del esclavo PTP4l es bastante similar; la magnitud de compensación del maestro en el peor de los casos es de 53 ns y 45 ns para encapsulación IPv4/UDP y L2, respectivamente. La desviación estándar del desplazamiento de magnitud es 4.49 ns y 4.55 ns para encapsulación IPv4/UDP y L2, respectivamente.

Magnitud de la compensación maestra

La siguiente figura muestra la magnitud del desplazamiento maestro bajo tráfico bidireccional de 24 Gbps, encapsulación IPv4 (izquierda) y L2 (derecha), G8275.1 Pro.file.

Retraso medio de ruta (MPD)

La siguiente figura muestra el retardo de ruta medio del esclavo PTP3000l del host Intel FPGA PAC N4 con tráfico bidireccional de 24 Gbps, encapsulación IPv4 (izquierda) y L2 (derecha), G8275.1 Profile.

Los valores absolutos del MPD no son una indicación clara de la coherencia del PTP, ya que depende de la longitud de los cables, la latencia de la ruta de datos, etc.; sin embargo, observar las bajas variaciones de MPD (2.381 ns y 2.377 ns para el caso IPv4 y L2, respectivamente) hace obvio que el cálculo de PTP MPD es consistentemente preciso en ambas encapsulaciones. Verifica la coherencia del rendimiento de PTP en ambos modos de encapsulación. El cambio de nivel en el MPD calculado en el gráfico L2 (en la figura anterior, gráfico derecho) se debe al efecto incremental del tráfico aplicado. En primer lugar, el canal está inactivo (MPD rms es 55.3 ns), luego se aplica el tráfico de entrada (segundo paso incremental, MPD rms es 85.44 ns), seguido por el tráfico de salida simultáneo, lo que da como resultado un MPD calculado de 108.98 ns. Las siguientes figuras superponen la magnitud del offset maestro y el MPD calculado de la prueba de tráfico bidireccional aplicada tanto a un esclavo PTP4l que usa la FPGA Intel PAC N3000 con mecanismo T-TC, como a otro que usa la FPGA Intel PACN3000 sin TC. funcionalidad. Las pruebas T-TC Intel FPGA PAC N3000 (naranja) comienzan desde el tiempo cero, mientras que la prueba PTP que utiliza el Intel FPGA PAC N3000 que no es TC (azul) comienza alrededor de T = 2300 segundos.

Magnitud de la compensación maestra

La siguiente figura muestra la magnitud del desplazamiento maestro bajo tráfico de ingreso (24 Gbps), con y sin soporte TTC, G.8275.1 Profile.

En la figura anterior, el rendimiento PTP del Intel FPGA PAC N3000 habilitado para TC bajo tráfico es similar al del Intel FPGA PAC N3000 sin TC durante los primeros 2300 segundos. La efectividad del mecanismo T-TC en Intel FPGA PAC N3000 se destaca en el segmento de prueba (después del segundo 2300), donde se aplica la misma carga de tráfico a las interfaces de ambas tarjetas. De manera similar, en la figura siguiente, los cálculos de MPD se observan antes y después de aplicar el tráfico en el canal. Se destaca la eficacia del mecanismo T-TC al compensar el tiempo de residencia de los paquetes, que es la latencia del paquete a través de la ruta FPGA entre los MAC de 25G y 40G.

Retraso medio de ruta (MPD)

La siguiente figura muestra el retardo de ruta medio del esclavo PTP3000l del host Intel FPGA PAC N4 bajo tráfico de ingreso (24 Gbps), con y sin soporte T-TC, G.8275.1 Profile.

Estas figuras muestran el servoalgoritmo del esclavo PTP4l; debido a la corrección del tiempo de residencia del TC, vemos pequeñas diferencias en los cálculos del retardo de ruta promedio. Por lo tanto, se reduce el impacto de las fluctuaciones del retardo en la aproximación del desplazamiento maestro. La siguiente tabla enumera el análisis estadístico sobre el rendimiento de PTP, que incluye el RMS y la desviación estándar del desplazamiento maestro, la desviación estándar del retardo de ruta medio, así como el desplazamiento maestro en el peor de los casos para Intel FPGA PAC N3000 con y sin T- Soporte de CT.

Detalles estadísticos sobre el rendimiento de PTP bajo tráfico de ingreso

Tráfico de entrada (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 con T-TC	Intel FPGA PAC N3000 sin T-TC
RMS	6.34 ns	40.5 ns
StdDev (de compensación abs(max))	3.65 ns	15.5 ns
StdDev (de MPD)	1.79 ns	18.1 ns
Compensación máxima	34 ns	143 ns

Una comparación directa del Intel FPGA PAC N3000 compatible con TC con la versión sin TC
Muestra que el rendimiento del PTP es de 4 a 6 veces menor con respecto a cualquiera de los estadísticos
métricas (peor de los casos, RMS o desviación estándar de la compensación maestra). El peor caso
El desplazamiento maestro para la configuración PTP G.8275.1 de T-TC Intel FPGA PAC N3000 es 34
ns en condiciones de tráfico de entrada en el límite del ancho de banda del canal (24.4 Gbps).

Prueba de tráfico lperf3

Esta sección describe la prueba comparativa de tráfico iperf3 para evaluar más a fondo el rendimiento PTP del Intel FPGA PAC N3000. La herramienta iperf3 se ha utilizado para emular las condiciones del tráfico activo. La topología de red de los puntos de referencia de tráfico iperf3, que se muestra en la figura siguiente, implica la conexión de dos servidores, cada uno con una tarjeta DUT (Intel FPGA PAC N3000 y XXV710), al conmutador Cisco Nexus 93180YC FX. El conmutador Cisco actúa como un reloj de límite (T-BC) entre los dos esclavos DUT PTP y el Calnex Paragon-NEO Grandmaster.

Topología de red para prueba de tráfico Intel FPGA PAC N3000 lperf3

La salida PTP4l en cada uno de los hosts DUT proporciona mediciones de datos del rendimiento de PTP para cada dispositivo esclavo en la configuración (Intel FPGA PAC N3000 y XXV710). Para la prueba de tráfico iperf3, las siguientes condiciones y configuraciones se aplican a todos los gráficos y análisis de rendimiento:

• Ancho de banda de tráfico agregado de 17 Gbps (tanto TCP como UDP), ya sea de salida o de entrada o bidireccional a Intel FPGA PAC N3000.
• Encapsulación IPv4 de paquetes PTP, debido a limitación de configuración en el switch Cisco Nexus 93180YC-FX.
• Tasa de intercambio de mensajes PTP limitada a 8 paquetes/segundo, debido a una limitación de configuración en el conmutador Cisco Nexus 93180YC-FX.

Resultado de la prueba de tráfico perf3

El siguiente análisis captura el rendimiento de la tarjeta Intel FPGA PAC N3000 y XXV710, ambas actuando simultáneamente como tarjeta de interfaz de red de los esclavos PTP (T-TSC) del Calnex Paragon NEO Grandmaster a través del switch Cisco T-BC.

Las siguientes figuras muestran la magnitud del desplazamiento maestro y MPD a lo largo del tiempo para tres pruebas de tráfico diferentes utilizando la FPGA Intel PAC N3000 con T-TC y tarjeta XXV710. En ambas tarjetas, el tráfico bidireccional tiene el mayor efecto en el rendimiento de PTP4l. La duración de las pruebas de tráfico es de 10 horas. En las siguientes figuras, la cola del gráfico marca un punto en el tiempo donde el tráfico se detiene y la magnitud del desplazamiento maestro de PTP desciende a sus niveles bajos, debido al canal inactivo.

Magnitud del offset maestro para Intel FPGA PAC N3000

La siguiente figura muestra el retardo de ruta medio para Intel FPGA PAC N3000 con T TC, bajo tráfico iperf3 bidireccional de entrada, salida y.

Retraso medio de ruta (MPD) para Intel FPGA PAC N3000

La siguiente figura muestra el retardo de ruta medio para Intel FPGA PAC N3000 con T TC, bajo tráfico iperf3 bidireccional de entrada, salida y.

Magnitud del offset maestro para XXV710

La siguiente figura muestra la magnitud del desplazamiento maestro para XXV710, bajo tráfico iperf3 bidireccional de entrada, salida y.

Retraso medio de ruta (MPD) para XXV710

La siguiente figura muestra el retraso medio de la ruta para XXV710, bajo tráfico iperf3 bidireccional de entrada, salida y.

Con respecto al rendimiento PTP de Intel FPGA PAC N3000, el desplazamiento maestro en el peor de los casos bajo cualquier condición de tráfico está dentro de 90 ns. En las mismas condiciones de tráfico bidireccional, el RMS del offset maestro Intel FPGA PAC N3000 es 5.6 veces mejor que el de la tarjeta XXV710.

	Intel FPGA PAC N3000			Tarjeta XXV710
	Tráfico de ingreso10G	Tráfico de salida 18G	Tráfico bidireccional18G	Tráfico de ingreso18G	Tráfico de salida 10G	Tráfico bidireccional18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(de compensación abs(max))	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (de MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Compensación máxima	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

En particular, el desplazamiento maestro del Intel FPGA PAC N3000 tiene una desviación estándar más baja,
al menos 5 veces menos que la tarjeta XXV710, significa que la aproximación PTP de la
El reloj Grandmaster es menos sensible a la latencia o a las variaciones de ruido bajo el tráfico en el
Intel FPGA PAC N3000.
En comparación con el resultado de la prueba de tráfico IXIA en la página 5, la magnitud del peor caso de
el desplazamiento maestro con un Intel FPGA PAC N3000 habilitado para T-TC parece más alto. Además
las diferencias en la topología de la red y los anchos de banda del canal, esto se debe a la Intel
FPGA PAC N3000 capturado bajo un PTP profesional G.8275.1file (velocidad de sincronización de 16 Hz), mientras
la velocidad de mensajes de sincronización en este caso está limitada a 8 paquetes por segundo.

Comparación de magnitud de compensación maestra

La siguiente figura muestra la magnitud de la comparación de compensación maestra bajo tráfico iperf3 bidireccional.

Comparación del retardo medio de ruta (MPD)

La siguiente figura muestra la comparación del retardo medio de ruta bajo tráfico iperf3 bidireccional.

El rendimiento PTP superior de la tarjeta Intel FPGA PAC N3000, en comparación con la tarjeta XXV710, también está respaldado por la desviación evidentemente mayor del retardo de ruta medio (MPD) calculado para XXV710 e Intel FPGA PAC N3000 en cada una de las pruebas de tráfico objetivo, por ejemplo. exampEl tráfico iperf3 bidireccional. Ignore el valor medio en cada caso de MPD, que puede ser diferente debido a varios motivos, como diferentes cables Ethernet y diferentes latencia de núcleo. La disparidad observada y el aumento en los valores de la tarjeta XXV710 no están presentes en el Intel FPGA PAC N3000.

Comparación de RMS de 8 compensaciones maestras consecutivas

Conclusión

La ruta de datos FPGA entre QSFP28 (25G MAC) e Intel XL710 (40G MAC) agrega una latencia de paquete variable que afecta la precisión de aproximación del esclavo PTP. Agregar soporte de reloj transparente (T-TC) en la lógica suave FPGA de Intel FPGA PAC N3000 proporciona compensación de la latencia de este paquete agregando su tiempo de residencia en el campo de corrección de mensajes PTP encapsulados. Los resultados confirman que el mecanismo T-TC mejora el rendimiento de precisión del esclavo PTP4l.

Además, el resultado de la prueba de tráfico IXIA en la página 5 muestra que la compatibilidad con T-TC en la ruta de datos FPGA mejora el rendimiento de PTP al menos 4 veces, en comparación con el Intel FPGA PAC N3000 sin compatibilidad con T-TC. El Intel FPGA PAC N3000 con T-TC presenta un desplazamiento maestro en el peor de los casos de 53 ns bajo cargas de tráfico de entrada, salida o bidireccional en el límite de la capacidad del canal (25 Gbps). Por lo tanto, con la compatibilidad con T-TC, el rendimiento del PTP de la FPGA PAC N3000 de Intel es más preciso y menos propenso a variaciones de ruido.

En la prueba de tráfico lperf3 en la página 10, se compara el rendimiento PTP del Intel FPGA PAC N3000 con T-TC habilitado con una tarjeta XXV710. Esta prueba capturó los datos de PTP4l para ambos relojes esclavos bajo el tráfico de entrada o salida que se intercambia entre los dos hosts de la tarjeta Intel FPGA PAC N3000 y XXV710. El desplazamiento maestro en el peor de los casos observado en la FPGA PAC N3000 de Intel es al menos 5 veces menor que el de la tarjeta XXV710. Además, la desviación estándar de las compensaciones capturadas también demuestra que el soporte T-TC de Intel FPGA PAC N3000 permite una aproximación más suave del reloj del Grandmaster.

Para validar aún más el rendimiento PTP de Intel FPGA PAC N3000, las posibles opciones de prueba incluyen:

• Validación bajo diferentes PTP profiles y tasas de mensajes para más de un enlace Ethernet.
• Evaluación de la prueba de tráfico lperf3 en la página 10 con un conmutador más avanzado que permite velocidades de mensajes PTP más altas.
• Evaluación de la funcionalidad T-SC y su precisión de temporización PTP según las pruebas de conformidad G.8273.2.

Historial de revisión de documentos para la prueba IEEE 1588 V2

 

Documento Versión	Cambios
2020.05.30	Lanzamiento inicial.

 

Documentos / Recursos

Tarjeta de aceleración programable Intel FPGA N3000 [pdf] Guía del usuario Tarjeta de aceleración programable FPGA, N3000, Tarjeta de aceleración programable N3000, Tarjeta de aceleración programable FPGA N3000, FPGA, Prueba IEEE 1588 V2

Referencias

• Manual de usuario