intel FPGA Programmable Acceleration Card N3000 Panduan Pengguna

Perkenalan

Latar belakang

Intel FPGA Programmable Acceleration Card N3000 dalam jaringan akses radio tervirtualisasi (vRAN) memerlukan dukungan untuk IEEE1588v2 sebagai Protokol Waktu Presisi (PTP) Telecom Slave Clocks (T-TSC) untuk menjadwalkan tugas perangkat lunak dengan tepat. Intel Ethernet Controller XL710 di Intel® FPGA PAC N3000 menyediakan dukungan IEEE1588v2. Namun, jalur data FPGA memperkenalkan jitter yang memengaruhi kinerja PTP. Menambahkan sirkuit jam transparan (T-TC) memungkinkan Intel FPGA PAC N3000 mengkompensasi latensi internal FPGA dan mengurangi efek jitter, yang memungkinkan T-TSC untuk memperkirakan Waktu Hari (ToD) Grandmaster secara efisien.

Tujuan

Tes ini memvalidasi penggunaan Intel FPGA PAC N3000 sebagai slave IEEE1588v2 di Open Radio Access Network (O-RAN). Dokumen ini menjelaskan:

• Pengaturan tes
• Proses verifikasi
• Evaluasi kinerja mekanisme clock transparan di jalur FPGA Intel FPGA PAC N3000
• Performa PTP dari Intel FPGA PAC N3000 Performa Intel FPGA PAC N3000 yang mendukung jam transparan adalah
  dibandingkan dengan Intel FPGA PAC N3000 tanpa jam transparan serta dengan kartu Ethernet lain XXV710 dalam berbagai kondisi lalu lintas dan konfigurasi PTP.

Fitur dan Keterbatasan

Batasan fitur dan validasi untuk dukungan Intel FPGA PAC N3000 IEEE1588v2 adalah sebagai berikut:

• Tumpukan perangkat lunak yang digunakan: Proyek PTP Linux (PTP4l)
• Mendukung pro telekomunikasi berikutfiles:
  •  1588v2 (bawaan)
  • G.8265.1
  • G.8275.1
• Mendukung jam budak PTP dua langkah.

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin kinerja produk FPGA dan semikonduktornya dengan spesifikasi terkini sesuai dengan garansi standar Intel, tetapi berhak untuk membuat perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan spesifikasi perangkat versi terbaru sebelum mengandalkan informasi yang dipublikasikan dan sebelum melakukan pemesanan produk atau layanan. *Nama dan merek lain dapat diklaim sebagai milik orang lain.

• Mendukung mode multicast ujung ke ujung.
• Mendukung frekuensi pertukaran pesan PTP hingga 128 Hz.
  • Ini adalah batasan dari rencana validasi dan mempekerjakan Grandmaster. Konfigurasi PTP yang lebih tinggi dari 128 paket per detik untuk pesan PTP dimungkinkan.
• Karena keterbatasan switch Cisco* Nexus* 93180YC-FX yang digunakan dalam penyiapan validasi, hasil performa pada kondisi lalu lintas iperf3 mengacu pada nilai tukar pesan PTP 8 Hz.
• Dukungan enkapsulasi:
  • Transportasi melalui L2 (Ethernet mentah) dan L3 (UDP/IPv4/IPv6)
    Catatan: Dalam dokumen ini, semua hasil menggunakan satu tautan Ethernet 25Gbps.

Alat dan Versi Driver

Peralatan	Versi
Sistem Informasi Biodata	Papan Server Intel S2600WF 00.01.0013
OS	Bahasa Indonesia: CentOS 7.6
Inti	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit Pengembangan Pesawat Data (DPDK)	18.08
Kompiler Intel C	19.0.3
Driver Intel XL710 (pengemudi i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Perangkat Netsniff-ng 0.6.6

 Tes Lalu Lintas IXIA

Rangkaian tolok ukur kinerja PTP pertama untuk Intel FPGA PAC N3000 menggunakan solusi IXIA* untuk pengujian kepatuhan jaringan dan PTP. Kotak sasis IXIA XGS2 mencakup kartu IXIA 40 PORT NOVUS-R100GE8Q28 dan IxExplorer yang menyediakan antarmuka grafis untuk menyiapkan PTP Grandmaster virtual ke DUT (Intel FPGA PAC N3000) melalui satu koneksi Ethernet langsung 25 Gbps. Diagram blok di bawah mengilustrasikan topologi pengujian yang ditargetkan untuk tolok ukur berbasis IXIA. Semua hasil menggunakan lalu lintas yang dihasilkan IXIA untuk uji lalu lintas masuk dan memanfaatkan alat trafgen pada host Intel FPGA PAC N3000 untuk uji lalu lintas keluar, di mana arah masuk atau keluar selalu dari perspektif DUT (Intel FPGA PAC N3000 ) tuan rumah. Dalam kedua kasus tersebut, tingkat lalu lintas rata-rata adalah 24 Gbps. Penyiapan pengujian ini memberikan karakterisasi dasar performa PTP Intel FPGA PAC N3000 dengan mekanisme T-TC yang diaktifkan, serta membandingkannya dengan citra pabrik Intel FPGA PAC N3000 non-TC di bawah ITU-T G.8275.1 PTP profile.

Topologi untuk Tes Lalu Lintas Intel FPGA PAC N3000 di bawah IXIA Virtual Grandmaster

Hasil Uji Lalu Lintas IXIA

Analisis berikut menangkap kinerja PTP Intel FPGA PAC N3000 berkemampuan TC dalam kondisi lalu lintas masuk dan keluar. Di bagian ini, PTP profile G.8275.1 telah diadopsi untuk semua uji lalu lintas dan pengumpulan data.

Besaran Master Offset

Gambar berikut menunjukkan besaran master offset yang diamati oleh klien budak PTP4l dari host Intel FPGA PAC N3000 sebagai fungsi dari waktu yang berlalu di bawah lalu lintas masuk, keluar, dan dua arah (throughput rata-rata 24.4Gbps).

Rata-rata Path Delay (MPD)

Gambar berikut menunjukkan penundaan jalur rata-rata, yang dihitung oleh budak PTP4 yang menggunakan Intel FPGA PAC N3000 sebagai kartu antarmuka jaringan, untuk pengujian yang sama seperti gambar di atas. Total durasi masing-masing dari tiga tes lalu lintas setidaknya 16 jam.

Tabel berikut mencantumkan analisis statistik dari tiga tes lalu lintas. Di bawah beban lalu lintas yang mendekati kapasitas saluran, budak PTP4l yang menggunakan Intel FPGA PAC N3000 mempertahankan fase offsetnya ke grandmaster virtual IXIA dalam waktu 53 ns untuk semua uji lalu lintas. Selain itu, standar deviasi besarnya master offset di bawah 5 ns.

Detail Statistik Kinerja PTP

G.8275.1 PTP Profile	Lalu Lintas Masuk (24Gbps)	Lalu Lintas Keluar (24Gbps)	Lalu Lintas Dua Arah (24Gbps)
RMS	6.35 detik	8.4 detik	9.2 detik
StdDev (dari abs(max) offset)	3.68 detik	3.78 detik	4.5 detik
StdDev (dari MPD)	1.78 detik	2.1 detik	2.38 detik
Offset maks	36 detik	33 detik	53 detik

 

Angka-angka berikut mewakili besarnya master offset dan mean path delay (MPD), di bawah uji lalu lintas dua arah 16 Gbps selama 24 jam untuk enkapsulasi PTP yang berbeda. Grafik kiri pada gambar ini mengacu pada tolok ukur PTP di bawah enkapsulasi IPv4/UDP, sedangkan enkapsulasi perpesanan PTP pada grafik kanan ada di L2 (Ethernet mentah). Performa slave PTP4l sangat mirip, besaran offset master kasus terburuk adalah 53 ns dan 45 ns untuk enkapsulasi IPv4/UDP dan L2. Standar deviasi besarnya offset masing-masing adalah 4.49 ns dan 4.55 ns untuk enkapsulasi IPv4/UDP dan L2.

Besaran Master Offset

Gambar berikut menunjukkan besarnya offset master di bawah lalu lintas dua arah 24 Gbps, enkapsulasi IPv4 (kiri) dan L2 (kanan), G8275.1 Profile.

Rata-rata Path Delay (MPD)

Gambar berikut menunjukkan penundaan jalur rata-rata Intel FPGA PAC N3000 host PTP4l slave di bawah lalu lintas dua arah 24 Gbps, enkapsulasi IPv4 (kiri) dan L2 (kanan), G8275.1 Profile.

Nilai absolut MPD bukanlah indikasi yang jelas tentang konsistensi PTP, karena bergantung pada panjang kabel, latensi jalur data, dan sebagainya; namun, melihat variasi MPD yang rendah (masing-masing 2.381 ns dan 2.377 ns untuk kasus IPv4 dan L2) memperjelas bahwa perhitungan MPD PTP akurat secara konsisten di kedua enkapsulasi. Ini memverifikasi konsistensi kinerja PTP di kedua mode enkapsulasi. Perubahan level dalam MPD yang dihitung dalam grafik L2 (pada gambar di atas, grafik kanan) disebabkan oleh efek inkremental dari lalu lintas yang diterapkan. Pertama, saluran dalam keadaan diam (MPD rms adalah 55.3 ns), lalu lalu lintas masuk diterapkan (langkah inkremental kedua, MPD rms adalah 85.44 ns), diikuti oleh lalu lintas keluar secara bersamaan, menghasilkan MPD yang dihitung sebesar 108.98 ns. Angka-angka berikut menampilkan besaran master offset dan MPD terhitung dari uji lalu lintas dua arah yang diterapkan pada slave PTP4l menggunakan Intel FPGA PAC N3000 dengan mekanisme T-TC, serta yang lain yang menggunakan Intel FPGA PACN3000 tanpa TC Kegunaan. Tes T-TC Intel FPGA PAC N3000 (oranye) dimulai dari waktu nol, sedangkan tes PTP yang menggunakan non-TC Intel FPGA PAC N3000 (biru) dimulai sekitar T = 2300 detik.

Besaran Master Offset

Gambar berikut menunjukkan besaran master offset di bawah Ingress traffic (24 Gbps), dengan dan tanpa dukungan TTC, G.8275.1 Profile.

Pada gambar di atas, performa PTP Intel FPGA PAC N3000 berkemampuan TC dalam lalu lintas serupa dengan Intel FPGA PAC N3000 non-TC untuk 2300 detik pertama. Efektivitas mekanisme T-TC di Intel FPGA PAC N3000 disorot dalam segmen pengujian (setelah detik ke-2300) di mana beban lalu lintas yang sama diterapkan ke antarmuka kedua kartu. Demikian pula pada gambar di bawah ini, perhitungan MPD diamati sebelum dan sesudah menerapkan lalu lintas di saluran. Efektivitas mekanisme T-TC disorot dalam mengkompensasi waktu tinggal paket yang merupakan latensi paket melalui jalur FPGA antara 25G dan 40G MAC.

Rata-rata Path Delay (MPD)

Gambar berikut menunjukkan rata-rata penundaan jalur Intel FPGA PAC N3000 host PTP4l slave di bawah lalu lintas Ingress (24 Gbps), dengan dan tanpa dukungan T-TC, G.8275.1 Profile.

Angka-angka ini menunjukkan algoritma servo budak PTP4l, karena koreksi waktu tinggal TC, kami melihat perbedaan kecil dalam perhitungan rata-rata penundaan jalur. Oleh karena itu, dampak dari fluktuasi penundaan pada perkiraan master offset berkurang. Tabel berikut mencantumkan analisis statistik pada kinerja PTP, yang meliputi RMS dan standar deviasi dari master offset, standar deviasi dari mean path delay, serta kasus terburuk master offset untuk Intel FPGA PAC N3000 dengan dan tanpa T- dukungan TC.

Detail Statistik Kinerja PTP Di Bawah Lalu Lintas Masuk

Lalu Lintas Masuk (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 dengan T-TC	Intel FPGA PAC N3000 tanpa T-TC
RMS	6.34 detik	40.5 detik
StdDev (dari abs(max) offset)	3.65 detik	15.5 detik
StdDev (dari MPD)	1.79 detik	18.1 detik
Offset maks	34 detik	143 detik

Perbandingan langsung Intel FPGA PAC N3000 yang didukung TC dengan versi non-TC
Menunjukkan bahwa kinerja PTP 4x hingga 6x lebih rendah sehubungan dengan statistik mana pun
metrik (kasus terburuk, RMS atau standar deviasi master offset). Kasus terburuk
master offset untuk konfigurasi PTP G.8275.1 T-TC Intel FPGA PAC N3000 adalah 34
ns dalam kondisi lalu lintas masuk pada batas bandwidth saluran (24.4Gbps).

Tes Lalu Lintas lperf3

Bagian ini menjelaskan pengujian pembandingan lalu lintas iperf3 untuk mengevaluasi lebih lanjut kinerja PTP Intel FPGA PAC N3000. Alat iperf3 telah digunakan untuk meniru kondisi lalu lintas aktif. Topologi jaringan benchmark lalu lintas iperf3, ditunjukkan pada gambar di bawah, melibatkan koneksi dua server, masing-masing menggunakan kartu DUT (Intel FPGA PAC N3000 dan XXV710), ke switch Cisco Nexus 93180YC FX. Sakelar Cisco bertindak sebagai Jam Batas (T-BC) antara dua budak DUT PTP dan Grandmaster Calnex Paragon-NEO.

Topologi Jaringan untuk Uji Lalu Lintas Intel FPGA PAC N3000 lperf3

Output PTP4l pada masing-masing host DUT memberikan pengukuran data kinerja PTP untuk setiap perangkat slave dalam penyiapan (Intel FPGA PAC N3000 dan XXV710). Untuk uji lalu lintas iperf3, kondisi dan konfigurasi berikut berlaku untuk semua grafik dan analisis kinerja:

• 17 Gbps agregat bandwidth lalu lintas (TCP dan UDP), baik keluar maupun masuk atau dua arah ke Intel FPGA PAC N3000.
• Enkapsulasi IPv4 dari paket PTP, karena batasan konfigurasi pada switch Cisco Nexus 93180YC-FX.
• Nilai tukar pesan PTP dibatasi hingga 8 paket/detik, karena batasan konfigurasi pada sakelar Cisco Nexus 93180YC-FX.

perf3 Hasil Tes Lalu Lintas

Analisis berikut menangkap kinerja kartu Intel FPGA PAC N3000 dan XXV710, keduanya secara bersamaan bertindak sebagai kartu antarmuka jaringan budak PTP (T-TSC) Calnex Paragon NEO Grandmaster melalui sakelar T-BC Cisco.

Gambar berikut menunjukkan besaran master offset dan MPD dari waktu ke waktu untuk tiga pengujian lalu lintas yang berbeda menggunakan Intel FPGA PAC N3000 dengan kartu T-TC dan XXV710. Di kedua kartu, lalu lintas dua arah memiliki pengaruh terbesar pada performa PTP4l. Durasi tes lalu lintas adalah 10 jam. Pada gambar berikut, ekor grafik menandai titik waktu di mana lalu lintas berhenti dan besarnya offset master PTP turun ke level rendah, karena saluran menganggur.

Besaran Master Offset untuk Intel FPGA PAC N3000

Gambar berikut menampilkan mean path delay untuk Intel FPGA PAC N3000 dengan T TC, di bawah ingress, egress, dan bidirectional iperf3 traffic.

Mean Path Delay (MPD) untuk Intel FPGA PAC N3000

Gambar berikut menampilkan mean path delay untuk Intel FPGA PAC N3000 dengan T TC, di bawah ingress, egress, dan bidirectional iperf3 traffic.

Besaran Master Offset untuk XXV710

Gambar berikut menunjukkan besaran master offset untuk XXV710, pada trafik ingress, egress, dan bidirectional iperf3.

Mean Path Delay (MPD) untuk XXV710

Gambar berikut menunjukkan mean path delay untuk XXV710, di bawah ingress, egress dan bidirectional iperf3 traffic.

Mengenai kinerja Intel FPGA PAC N3000 PTP, master offset terburuk dalam kondisi lalu lintas apa pun adalah dalam 90 ns. Sementara pada kondisi lalu lintas dua arah yang sama, RMS master offset Intel FPGA PAC N3000 5.6x lebih baik daripada kartu XXV710.

	Intel FPGA PAC N3000			Kartu XXV710
	Lalu Lintas Masuk10G	Lalu Lintas Jalan Keluar 18G	Lalu Lintas Dua Arah18G	Lalu Lintas Masuk18G	Lalu Lintas Jalan Keluar 10G	Lalu Lintas Dua Arah18G
RMS	27.6 detik	14.2 detik	27.2 detik	93.96 detik	164.2 detik	154.7 detik
StdDev(dari abs(max) offset)	9.8 detik	8.7 detik	14.6 detik	61.2 detik	123.8 detik	100 detik
StdDev (dari MPD)	21.6 detik	9.2 detik	20.6 detik	55.58 detik	55.3 detik	75.9 detik
Offset maks	84 detik	62 detik	90 detik	474 detik	1,106 detik	958 detik

Khususnya, master offset Intel FPGA PAC N3000 memiliki standar deviasi yang lebih rendah,
setidaknya 5x lebih kecil dari kartu XXV710, menandakan bahwa pendekatan PTP dari
Jam Grandmaster kurang sensitif terhadap latensi atau variasi derau di bawah lalu lintas di
Intel FPGA PAC N3000.
Jika dibandingkan dengan Hasil Uji Lalu Lintas IXIA pada halaman 5, kasus terparah sebesar
master offset dengan Intel FPGA PAC N3000 berkemampuan T-TC tampak lebih tinggi. Di samping itu
perbedaan topologi jaringan dan saluran bandwidth, hal ini disebabkan oleh Intel
FPGA PAC N3000 ditangkap di bawah G.8275.1 PTP profile (laju sinkronisasi 16 Hz), sementara
tingkat pesan sinkronisasi dalam hal ini dibatasi pada 8 paket per detik.

Besaran Perbandingan Master Offset

Gambar berikut menunjukkan besarnya perbandingan master offset di bawah lalu lintas iperf3 dua arah.

Perbandingan Mean Path Delay (MPD).

Gambar berikut menunjukkan perbandingan delay jalur rata-rata di bawah lalu lintas iperf3 dua arah.

Performa PTP yang unggul dari Intel FPGA PAC N3000, jika dibandingkan dengan kartu XXV710, juga didukung oleh deviasi yang jelas lebih tinggi dari mean path delay (MPD) terhitung untuk XXV710 dan Intel FPGA PAC N3000 di setiap uji lalu lintas yang ditargetkan, untuk mantanamplalu lintas iperf3 dua arah. Abaikan nilai rata-rata di setiap kasus MPD, yang dapat berbeda karena beberapa alasan, seperti kabel Ethernet yang berbeda dan latensi inti yang berbeda. Perbedaan yang diamati dan lonjakan nilai untuk kartu XXV710 tidak ada di Intel FPGA PAC N3000.

RMS dari 8 Perbandingan Master Offset Berturut-turut

Kesimpulan

Jalur data FPGA antara QSFP28 (25G MAC) dan Intel XL710 (40G MAC) menambahkan latensi paket variabel yang memengaruhi akurasi perkiraan Budak PTP. Menambahkan dukungan Jam Transparan (T-TC) dalam logika lunak FPGA Intel FPGA PAC N3000 memberikan kompensasi latensi paket ini dengan menambahkan waktu tinggalnya di bidang koreksi pesan PTP yang dienkapsulasi. Hasilnya mengonfirmasi bahwa mekanisme T-TC meningkatkan kinerja akurasi budak PTP4l.

Selain itu, Hasil Uji Lalu Lintas IXIA pada halaman 5 menunjukkan bahwa dukungan T-TC di jalur data FPGA meningkatkan kinerja PTP setidaknya 4x, jika dibandingkan dengan Intel FPGA PAC N3000 tanpa dukungan T-TC. Intel FPGA PAC N3000 dengan T-TC menghadirkan master offset terburuk sebesar 53 ns di bawah beban lalu lintas masuk, keluar, atau dua arah pada batas kapasitas saluran (25 Gbps). Oleh karena itu, dengan dukungan T-TC, kinerja PTP Intel FPGA PAC N3000 lebih akurat dan tidak terlalu rentan terhadap variasi kebisingan.

Dalam Uji Lalu Lintas lperf3 di halaman 10, performa PTP Intel FPGA PAC N3000 dengan T-TC diaktifkan dibandingkan dengan kartu XXV710. Tes ini menangkap data PTP4l untuk kedua jam budak di bawah lalu lintas masuk atau keluar yang dipertukarkan antara dua host kartu Intel FPGA PAC N3000 dan XXV710. Master offset kasus terburuk yang diamati di Intel FPGA PAC N3000 setidaknya 5x lebih rendah daripada kartu XXV710. Selain itu, standar deviasi dari offset yang ditangkap juga membuktikan bahwa dukungan T-TC Intel FPGA PAC N3000 memungkinkan perkiraan jam Grandmaster yang lebih halus.

Untuk lebih memvalidasi kinerja PTP dari Intel FPGA PAC N3000, opsi pengujian potensial meliputi:

• Validasi di bawah PTP pro yang berbedafiles dan tarif pesan untuk lebih dari satu tautan Ethernet.
• Evaluasi Uji Lalu Lintas lperf3 di halaman 10 dengan sakelar yang lebih canggih yang memungkinkan tarif pesan PTP lebih tinggi.
• Evaluasi fungsi T-SC dan ketepatan waktu PTP berdasarkan Pengujian Kesesuaian G.8273.2.

Riwayat Revisi Dokumen untuk Tes IEEE 1588 V2

 

Dokumen Versi	Perubahan
2020.05.30	Rilis awal.

 

Dokumen / Sumber Daya

intel Kartu Akselerasi yang Dapat Diprogram FPGA N3000 [Bahasa Indonesia:] Panduan Pengguna Kartu Akselerasi yang Dapat Diprogram FPGA, N3000, Kartu Akselerasi yang Dapat Diprogram N3000, Kartu Akselerasi yang Dapat Diprogram FPGA N3000, FPGA, Tes IEEE 1588 V2

Referensi

• Panduan Pengguna