intel FPGA programmerbart akselerasjonskort N3000 brukerveiledning
Introduksjon
Bakgrunn
Intel FPGA Programmable Acceleration Card N3000 i et virtualisert radiotilgangsnettverk (vRAN) krever støtte for IEEE1588v2 som en Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) for å planlegge programvareoppgaver på riktig måte. Intel Ethernet Controller XL710 i Intel® FPGA PAC N3000 gir støtte for IEEE1588v2. Imidlertid introduserer FPGA-databanen jitter som påvirker PTP-ytelsen. Å legge til en transparent klokke (T-TC)-krets gjør at Intel FPGA PAC N3000 kan kompensere for sin interne FPGA-latens og reduserer effekten av jitter, noe som gjør at T-TSC kan tilnærme Grandmaster's Time of Day (ToD) effektivt.
Objektiv
Disse testene validerer bruken av Intel FPGA PAC N3000 som IEEE1588v2-slave i Open Radio Access Network (O-RAN). Dette dokumentet beskriver:
- Test oppsett
- Verifiseringsprosess
- Ytelsesevaluering av transparent klokkemekanisme i FPGA-banen til Intel FPGA PAC N3000
- PTP-ytelse til Intel FPGA PAC N3000 Ytelsen til Intel FPGA PAC N3000 som støtter den gjennomsiktige klokken er
sammenlignet med Intel FPGA PAC N3000 uten gjennomsiktig klokke samt med et annet Ethernet-kort XXV710 under forskjellige trafikkforhold og PTP-konfigurasjoner.
Funksjoner og begrensninger
Funksjonene og valideringsbegrensningene for Intel FPGA PAC N3000 IEEE1588v2-støtte er som følger:
- Programvarestabel brukt: Linux PTP Project (PTP4l)
- Støtter følgende telekomprofffiles:
- 1588v2 (standard)
- G.8265.1
- G.8275.1
- Støtter totrinns PTP slaveklokke.
Intel Corporation. Alle rettigheter forbeholdt. Intel, Intel-logoen og andre Intel-merker er varemerker for Intel Corporation eller dets datterselskaper. Intel garanterer ytelsen til sine FPGA- og halvlederprodukter i henhold til gjeldende spesifikasjoner i henhold til Intels standardgaranti, men forbeholder seg retten til å gjøre endringer i produkter og tjenester når som helst uten varsel. Intel påtar seg intet ansvar eller ansvar som oppstår som følge av applikasjonen eller bruken av informasjon, produkter eller tjenester som er beskrevet her, med mindre det er uttrykkelig skriftlig avtalt med Intel. Intel-kunder anbefales å få tak i den nyeste versjonen av enhetsspesifikasjonene før de stoler på publisert informasjon og før de bestiller produkter eller tjenester. *Andre navn og merker kan gjøres krav på som andres eiendom.
- Støtter ende-til-ende multicast-modus.
- Støtter PTP-meldingsutvekslingsfrekvens på opptil 128 Hz.
- Dette er en begrensning av valideringsplanen og ansatt Stormester. PTP-konfigurasjoner høyere enn 128 pakker per sekund for PTP-meldinger kan være mulig.
- På grunn av begrensninger for Cisco* Nexus* 93180YC-FX-svitsjen som brukes i valideringsoppsettet, refererer ytelsesresultatene under iperf3-trafikkforhold til PTP-meldingsvekslingskurs på 8 Hz.
- Innkapslingsstøtte:
- Transport over L2 (rå Ethernet) og L3 (UDP/IPv4/IPv6)
Note: I dette dokumentet bruker alle resultater en enkelt 25 Gbps Ethernet-kobling.
- Transport over L2 (rå Ethernet) og L3 (UDP/IPv4/IPv6)
Verktøy og driverversjoner
| Verktøy | Versjon |
| BIOS | Intel Server Board S2600WF 00.01.0013 |
| OS | CentOS 7.6 |
| Kjerne | kernel-rt-3.10.0-693.2.2.rt56.623.el7.src. |
| Data Plane Development Kit (DPDK) | 18.08 |
| Intel C kompilator | 19.0.3 |
| Intel XL710-driver (i40e-driver) | 2.8.432.9.21 |
| PTP4l | 2.0 |
| IxExplorer | 8.51.1800.7 EA-patch1 |
| lperf3 | 3.0.11 |
| trafgen | Netsniff-ng 0.6.6 Toolkit |
IXIA Trafikktest
Det første settet med standarder for PTP-ytelse for Intel FPGA PAC N3000 bruker en IXIA*-løsning for nettverks- og PTP-konformitetstesting. IXIA XGS2-chassisboksen inkluderer et IXIA 40 PORT NOVUS-R100GE8Q28-kort og IxExplorer som gir et grafisk grensesnitt for å sette opp en virtuell PTP Grandmaster til DUT (Intel FPGA PAC N3000) over en enkelt 25 Gbps direkte Ethernet-tilkobling. Blokkdiagrammet nedenfor illustrerer den målrettede testtopologien for de IXIA-baserte benchmarkene. Alle resultatene bruker IXIA-generert trafikk for inngående trafikktestene og bruker trafgenverktøyet på Intel FPGA PAC N3000-verten for utgangstrafikktestene, der inn- eller utgangsretningen alltid er fra perspektivet til DUT (Intel FPGA PAC N3000) ) vert. I begge tilfeller er den gjennomsnittlige trafikkhastigheten 24 Gbps. Dette testoppsettet gir en grunnleggende karakterisering av PTP-ytelsen til Intel FPGA PAC N3000 med T-TC-mekanismen aktivert, i tillegg til å sammenligne den med ikke-TC Intel FPGA PAC N3000 fabrikkbilde under ITU-T G.8275.1 PTP profile.
Topologi for Intel FPGA PAC N3000 Trafikktester under IXIA Virtual Grandmaster
IXIA Trafikktestresultat
Den følgende analysen fanger opp PTP-ytelsen til den TC-aktiverte Intel FPGA PAC N3000 under inn- og utgående trafikkforhold. I denne delen, PTP profile G.8275.1 er tatt i bruk for alle trafikktester og datainnsamling.
Størrelsen på Master Offset
Følgende figur viser størrelsen på master-offset observert av PTP4l-slaveklienten til Intel FPGA PAC N3000-verten som en funksjon av medgått tid under inngående, utgående og toveis trafikk (gjennomsnittlig gjennomstrømning på 24.4 Gbps).
Gjennomsnittlig baneforsinkelse (MPD)
Følgende figur viser gjennomsnittlig baneforsinkelse, beregnet av PTP4-slaven som bruker Intel FPGA PAC N3000 som et nettverkskort, for samme test som figuren ovenfor. Den totale varigheten av hver av de tre trafikktestene er minst 16 timer.
Tabellen nedenfor viser statistisk analyse av de tre trafikktestene. Under en trafikkbelastning nær kanalkapasiteten, opprettholder PTP4l-slaven som bruker Intel FPGA PAC N3000 sin faseforskyvning til IXIAs virtuelle stormester innen 53 ns for alle trafikktester. I tillegg er standardavviket for masteroffset-størrelsen under 5 ns.
Statistiske detaljer om PTP-ytelsen
| G.8275.1 PTP Profile | Inngående trafikk (24 Gbps) | Utgående trafikk (24 Gbps) | Toveis trafikk (24 Gbps) |
| RMS | 6.35 ns | 8.4 ns | 9.2 ns |
| StdDev (av abs(max) offset) | 3.68 ns | 3.78 ns | 4.5 ns |
| StdDev (av MPD) | 1.78 ns | 2.1 ns | 2.38 ns |
| Maks offset | 36 ns | 33 ns | 53 ns |
De følgende figurene representerer størrelsen på masteroffset og gjennomsnittlig baneforsinkelse (MPD), under en 16 timer lang 24 Gbps toveis trafikktest for forskjellige PTP-innkapslinger. De venstre grafene i disse figurene viser til PTP-referanser under IPv4/UDP-innkapsling, mens PTP-meldingsinnkapslingen til de høyre grafene er i L2 (rå Ethernet). PTP4l-slaveytelsen er ganske lik, den verste masteroffset-størrelsen er 53 ns og 45 ns for henholdsvis IPv4/UDP og L2-innkapsling. Standardavviket for størrelsesforskyvningen er 4.49 ns og 4.55 ns for henholdsvis IPv4/UDP- og L2-innkapsling.
Størrelsen på Master Offset
Følgende figur viser størrelsen på masteroffset under 24 Gbps toveis trafikk, IPv4 (venstre) og L2 (høyre) innkapsling, G8275.1 Profile.
Gjennomsnittlig baneforsinkelse (MPD)
Følgende figur viser gjennomsnittlig baneforsinkelse for Intel FPGA PAC N3000 verts PTP4l-slave under 24 Gbps toveis trafikk, IPv4 (venstre) og L2 (høyre) innkapsling, G8275.1 Profile.
De absolutte verdiene til MPD er ikke en klar indikasjon på PTP-konsistens, da den avhenger av lengde på kabler, databanelatens og så videre; Å se på de lave MPD-variasjonene (2.381 ns og 2.377 ns for henholdsvis IPv4 og L2-tilfeller) gjør det imidlertid åpenbart at PTP MPD-beregningen er konsekvent nøyaktig på tvers av begge innkapslingene. Den verifiserer konsistensen av PTP-ytelsen på tvers av begge innkapslingsmodusene. Nivåendringen i den beregnede MPD i L2-grafen (i figuren ovenfor, høyre graf) skyldes den inkrementelle effekten av den påførte trafikken. For det første er kanalen inaktiv (MPD rms er 55.3 ns), deretter påføres inngående trafikk (andre trinnvise trinn, MPD rms er 85.44 ns), etterfulgt av samtidig utgående trafikk, noe som resulterer i en beregnet MPD på 108.98 ns. Følgende figurer overlapper størrelsen på masterforskyvningen og den beregnede MPD for den toveis trafikktesten brukt på både en PTP4l-slave som bruker Intel FPGA PAC N3000 med T-TC-mekanisme, så vel som på en annen som bruker Intel FPGA PACN3000 uten TC funksjonalitet. T-TC Intel FPGA PAC N3000-testene (oransje) starter fra null, mens PTP-testen som bruker ikke-TC Intel FPGA PAC N3000 (blå) starter rundt T = 2300 sekunder.
Størrelsen på Master Offset
Følgende figur viser størrelsen på masteroffset under Ingress-trafikk (24 Gbps), med og uten TTC-støtte, G.8275.1 Profile.
I figuren ovenfor er PTP-ytelsen til den TC-aktiverte Intel FPGA PAC N3000 under trafikk lik den ikke-TC Intel FPGA PAC N3000 de første 2300 sekundene. Effektiviteten til T-TC-mekanismen i Intel FPGA PAC N3000 fremheves i testsegmentet (etter det 2300. sekundet) hvor lik trafikkbelastning påføres grensesnittene til begge kortene. Tilsvarende i figuren nedenfor er MPD-beregningene observert før og etter påføring av trafikken på kanalen. Effektiviteten til T-TC-mekanismen fremheves for å kompensere for oppholdstiden til pakkene, som er pakkelatensen gjennom FPGA-banen mellom 25G og 40G MAC-ene.
Gjennomsnittlig baneforsinkelse (MPD)
Følgende figur viser gjennomsnittlig baneforsinkelse for Intel FPGA PAC N3000 verts PTP4l-slave under Ingress-trafikk (24 Gbps), med og uten T-TC-støtte, G.8275.1 Profile.
Disse tallene viser PTP4l-slavens servoalgoritme, på grunn av residenstidskorreksjonen til TC, ser vi små forskjeller i beregningene av gjennomsnittlig baneforsinkelse. Derfor reduseres virkningen av forsinkelsesfluktuasjonene på masteroffset-tilnærmingen. Følgende tabell viser statistisk analyse av PTP-ytelsen, som inkluderer RMS og standardavvik for masteroffset, standardavvik for gjennomsnittlig baneforsinkelse, samt verste fall masteroffset for Intel FPGA PAC N3000 med og uten T- TC-støtte.
Statistiske detaljer om PTP-ytelsen under inngående trafikk
| Ingress Traffic (24 Gbps) G.8275.1 PTP Profile | Intel FPGA PAC N3000 med T-TC | Intel FPGA PAC N3000 uten T-TC |
| RMS | 6.34 ns | 40.5 ns |
| StdDev (av abs(max) offset) | 3.65 ns | 15.5 ns |
| StdDev (av MPD) | 1.79 ns | 18.1 ns |
| Maks offset | 34 ns | 143 ns |
En direkte sammenligning av den TC-støttede Intel FPGA PAC N3000 med den ikke-TC-versjonen
Viser at PTP-ytelsen er 4x til 6x lavere i forhold til noen av statistikkene
metrikk (worst case, RMS eller standardavvik for masteroffset). Det verste tilfellet
masteroffset for G.8275.1 PTP-konfigurasjonen til T-TC Intel FPGA PAC N3000 er 34
ns under inngående trafikkforhold ved grensen for kanalbåndbredden (24.4 Gbps).
lperf3 Trafikktest
Denne delen beskriver iperf3 trafikkbenchmarking-testen for ytterligere å evaluere PTP-ytelsen til Intel FPGA PAC N3000. iperf3-verktøyet har blitt brukt til å emulere aktive trafikkforhold. Nettverkstopologien til iperf3-trafikkreferansene, vist i figuren nedenfor, involverer tilkobling av to servere, som hver bruker et DUT-kort (Intel FPGA PAC N3000 og XXV710), til Cisco Nexus 93180YC FX-svitsj. Cisco-svitsjen fungerer som en grenseklokke (T-BC) mellom de to DUT PTP-slavene og Calnex Paragon-NEO Grandmaster.
Nettverkstopologi for Intel FPGA PAC N3000 lperf3 Trafikktest
PTP4l-utgangen på hver av DUT-vertene gir datamålinger av PTP-ytelsen for hver slaveenhet i oppsettet (Intel FPGA PAC N3000 og XXV710). For iperf3 trafikktest gjelder følgende betingelser og konfigurasjoner for alle grafer og ytelsesanalyser:
- 17 Gbps samlet båndbredde av trafikk (både TCP og UDP), enten utgående eller inngående eller toveis til Intel FPGA PAC N3000.
- IPv4-innkapsling av PTP-pakker, på grunn av konfigurasjonsbegrensning på Cisco Nexus 93180YC-FX-svitsj.
- PTP-meldingsutvekslingshastighet begrenset til 8 pakker/sekund, på grunn av konfigurasjonsbegrensning på Cisco Nexus 93180YC-FX-svitsj.
perf3 Trafikktestresultat
Følgende analyse fanger opp ytelsen til Intel FPGA PAC N3000- og XXV710-kort, som begge fungerer samtidig som et nettverkskort for PTP-slaver (T-TSC) Calnex Paragon NEO Grandmaster gjennom T-BC Cisco-svitsjen.
De følgende figurene viser størrelsen på masteroffset og MPD over tid for tre forskjellige trafikktester ved bruk av Intel FPGA PAC N3000 med T-TC og XXV710-kort. På begge kortene har toveis trafikk størst effekt på PTP4l-ytelsen. Trafikktestens varighet er 10 timer lang. I de følgende figurene markerer grafens hale et tidspunkt hvor trafikken stopper og størrelsen på PTP-masteroffset går ned til lave nivåer på grunn av tomgangskanalen.
Størrelsen på masteroffset for Intel FPGA PAC N3000
Følgende figur viser gjennomsnittlig baneforsinkelse for Intel FPGA PAC N3000 med T TC, under ingress, egress og toveis iperf3-trafikk.
Mean Path Delay (MPD) for Intel FPGA PAC N3000
Følgende figur viser gjennomsnittlig baneforsinkelse for Intel FPGA PAC N3000 med T TC, under ingress, egress og toveis iperf3-trafikk.
Størrelsen på masteroffset for XXV710
Følgende figur viser størrelsen på masteroffset for XXV710, under ingress, egress og toveis iperf3-trafikk.
Mean Path Delay (MPD) for XXV710
Følgende figur viser gjennomsnittlig baneforsinkelse for for XXV710, under ingress, utgående og toveis iperf3-trafikk.
Når det gjelder Intel FPGA PAC N3000 PTP-ytelsen, er den verste hovedforskyvningen under alle trafikkforhold innenfor 90 ns. Mens under de samme toveis trafikkforholdene, er RMS for Intel FPGA PAC N3000 master offset 5.6x bedre enn XXV710-kortet.
| Intel FPGA PAC N3000 | XXV710 kort | |||||
| Ingress Trafikk10G | Utgående trafikk 18G | Toveis trafikk18G | Ingress Trafikk18G | Utgående trafikk 10G | Toveis trafikk18G | |
| RMS | 27.6 ns | 14.2 ns | 27.2 ns | 93.96 ns | 164.2 ns | 154.7 ns |
| StdDev(av abs(max) offset) | 9.8 ns | 8.7 ns | 14.6 ns | 61.2 ns | 123.8 ns | 100 ns |
| StdDev (av MPD) | 21.6 ns | 9.2 ns | 20.6 ns | 55.58 ns | 55.3 ns | 75.9 ns |
| Maks offset | 84 ns | 62 ns | 90 ns | 474 ns | 1,106 ns | 958 ns |
Spesielt har masteroffset til Intel FPGA PAC N3000 lavere standardavvik,
minst 5 ganger mindre enn XXV710-kortet, betyr at PTP-tilnærmingen til
Grandmaster-klokken er mindre følsom for ventetid eller støyvariasjoner under trafikk i
Intel FPGA PAC N3000.
Sammenlignet med IXIA-trafikktestresultatet på side 5, er det verste tilfellet på
masteroffset med en T-TC-aktivert Intel FPGA PAC N3000 vises høyere. I tillegg
forskjellene i nettverkstopologi og kanalbåndbredder, dette skyldes Intel
FPGA PAC N3000 blir fanget under en G.8275.1 PTP-profffile (16 Hz synkroniseringshastighet), mens
synkroniseringsmeldingshastigheten i dette tilfellet er begrenset til 8 pakker per sekund.
Størrelsen på hovedoffset-sammenligning
Følgende figur viser størrelsen på sammenligning av masteroffset under toveis iperf3-trafikk.
Gjennomsnittlig baneforsinkelse (MPD) sammenligning
Følgende figur viser gjennomsnittlig baneforsinkelsessammenligning under toveis iperf3-trafikk.
Den overlegne PTP-ytelsen til Intel FPGA PAC N3000, sammenlignet med XXV710-kortet, støttes også av det tydeligvis høyere avviket til den beregnede gjennomsnittlige baneforsinkelsen (MPD) for XXV710 og Intel FPGA PAC N3000 i hver av de målrettede trafikktestene, for eksamptoveis iperf3-trafikk. Ignorer gjennomsnittsverdien i hvert MPD-tilfelle, som kan være forskjellig på grunn av en rekke årsaker, for eksempel forskjellige Ethernet-kabler og forskjellig kjernelatens. Den observerte forskjellen og toppen i verdier for XXV710-kortet er ikke til stede i Intel FPGA PAC N3000.
RMS på 8 påfølgende hovedoffset-sammenligning
Konklusjon
FPGA-databanen mellom QSFP28 (25G MAC) og Intel XL710 (40G MAC) legger til en variabel pakkeforsinkelse som påvirker tilnærmingsnøyaktigheten til PTP-slaven. Å legge til Transparent Clock (T-TC)-støtten i FPGA-myklogikken til Intel FPGA PAC N3000 gir kompensasjon for denne pakkeforsinkelsen ved å legge til oppholdstiden i korreksjonsfeltet for innkapslede PTP-meldinger. Resultatene bekrefter at T-TC-mekanismen forbedrer nøyaktighetsytelsen til PTP4l-slaven.
IXIA Trafikktestresultatet på side 5 viser også at T-TC-støtten i FPGA-databanen forbedrer PTP-ytelsen med minst 4x, sammenlignet med Intel FPGA PAC N3000 uten T-TC-støtte. Intel FPGA PAC N3000 med T-TC presenterer en worst-case master offset på 53 ns under inngående, utgående eller toveis trafikkbelastning ved grensen for kanalkapasitet (25 Gbps). Derfor, med T-TC-støtte, er Intel FPGA PAC N3000 PTP-ytelsen både mer nøyaktig og mindre utsatt for støyvariasjoner.
I lperf3 Traffic Test på side 10 sammenlignes PTP-ytelsen til Intel FPGA PAC N3000 med T-TC aktivert med et XXV710-kort. Denne testen fanget PTP4l-dataene for begge slaveklokkene under inngående eller utgående trafikk som utveksles mellom de to vertene til Intel FPGA PAC N3000 og XXV710-kortet. Den verste hovedforskyvningen observert i Intel FPGA PAC N3000 er minst 5 ganger lavere enn XXV710-kortet. Standardavviket til de fangede forskyvningene beviser også at T-TC-støtten til Intel FPGA PAC N3000 tillater jevnere tilnærming av stormesterens klokke.
For ytterligere å validere PTP-ytelsen til Intel FPGA PAC N3000, inkluderer de potensielle testalternativene:
- Validering under annen PTP profiles og meldingshastigheter for mer enn én Ethernet-kobling.
- Evaluering av lperf3-trafikktest på side 10 med en mer avansert bryter som tillater høyere PTP-meldingshastigheter.
- Evaluering av T-SC-funksjonaliteten og dens PTP-timingsnøyaktighet under G.8273.2 samsvarstesting.
Dokumentrevisjonshistorikk for IEEE 1588 V2-test
| Dokument Versjon | Endringer |
| 2020.05.30 | Første utgivelse. |
Dokumenter / Ressurser
 |
intel FPGA programmerbart akselerasjonskort N3000 [pdfBrukerhåndbok FPGA programmerbart akselerasjonskort, N3000, programmerbart akselerasjonskort N3000, FPGA programmerbart akselerasjonskort N3000, FPGA, IEEE 1588 V2-test |
