راهنمای کاربر کارت شتاب قابل برنامه ریزی Intel FPGA N3000

مقدمه

پس زمینه

کارت شتاب قابل برنامه ریزی Intel FPGA N3000 در یک شبکه دسترسی رادیویی مجازی شده (vRAN) به پشتیبانی از IEEE1588v2 به عنوان یک پروتکل زمان دقیق (PTP) Telecom Slave Clocks (T-TSC) نیاز دارد تا وظایف نرم افزار را به طور مناسب برنامه ریزی کند. کنترلر اترنت اینتل XL710 در Intel® FPGA PAC N3000 پشتیبانی IEEE1588v2 را فراهم می کند. با این حال، مسیر داده FPGA، لرزش را معرفی می کند که بر عملکرد PTP تأثیر می گذارد. افزودن یک مدار ساعت شفاف (T-TC) اینتل FPGA PAC N3000 را قادر می‌سازد تا تاخیر داخلی FPGA خود را جبران کند و اثرات لرزش را کاهش دهد، که به T-TSC اجازه می‌دهد تا زمان روز استاد بزرگ (ToD) را به طور موثر تقریبی کند.

هدف

این آزمایش‌ها استفاده از Intel FPGA PAC N3000 را به عنوان برده IEEE1588v2 در شبکه دسترسی رادیویی باز (O-RAN) تأیید می‌کنند. این سند شرح می دهد:

• تنظیم تست
• فرآیند تأیید
• ارزیابی عملکرد مکانیزم ساعت شفاف در مسیر FPGA Intel FPGA PAC N3000
• عملکرد PTP Intel FPGA PAC N3000 عملکرد Intel FPGA PAC N3000 که از ساعت شفاف پشتیبانی می کند
  در مقایسه با Intel FPGA PAC N3000 بدون ساعت شفاف و همچنین با کارت اترنت XXV710 دیگر تحت شرایط ترافیکی و تنظیمات مختلف PTP.

ویژگی ها و محدودیت ها

ویژگی ها و محدودیت های اعتبار سنجی برای پشتیبانی از Intel FPGA PAC N3000 IEEE1588v2 به شرح زیر است:

• پشته نرم افزار مورد استفاده: Linux PTP Project (PTP4l)
• از تلفن حرفه ای زیر پشتیبانی می کندfiles:
  •  1588v2 (پیش‌فرض)
  • G.8265.1
  • G.8275.1
• از ساعت دو مرحله ای PTP Slave پشتیبانی می کند.

شرکت اینتل تمامی حقوق محفوظ است. اینتل، آرم اینتل و سایر علائم اینتل علائم تجاری شرکت اینتل یا شرکت های تابعه آن هستند. اینتل عملکرد FPGA و محصولات نیمه هادی خود را با مشخصات فعلی مطابق با ضمانت استاندارد اینتل تضمین می کند، اما این حق را برای خود محفوظ می دارد که در هر زمان بدون اطلاع قبلی، در هر محصول و خدماتی تغییراتی ایجاد کند. اینتل هیچ مسئولیت یا مسئولیتی را که ناشی از کاربرد یا استفاده از هر گونه اطلاعات، محصول یا خدماتی است که در اینجا توضیح داده شده است، بر عهده نمی گیرد، مگر اینکه صراحتاً به صورت کتبی توسط اینتل موافقت شده باشد. به مشتریان اینتل توصیه می شود قبل از تکیه بر اطلاعات منتشر شده و قبل از سفارش محصولات یا خدمات، آخرین نسخه مشخصات دستگاه را دریافت کنند. *اسامی و برندهای دیگر ممکن است به عنوان دارایی دیگران ادعا شود.

• از حالت چندپخشی end-to-end پشتیبانی می کند.
• پشتیبانی از فرکانس تبادل پیام PTP تا 128 هرتز.
  • این یک محدودیت در طرح اعتبار سنجی و استاد بزرگ استخدام شده است. تنظیمات PTP بالاتر از 128 بسته در ثانیه برای پیام های PTP ممکن است امکان پذیر باشد.
• با توجه به محدودیت‌های سوئیچ Cisco* Nexus* 93180YC-FX که در تنظیم اعتبارسنجی استفاده می‌شود، نتایج عملکرد تحت شرایط ترافیک iperf3 به نرخ تبادل پیام PTP 8 هرتز اشاره دارد.
• پشتیبانی از کپسولاسیون:
  • انتقال از طریق L2 (اترنت خام) و L3 (UDP/IPv4/IPv6)
    توجه: در این سند، همه نتایج از یک پیوند اترنت 25 گیگابیت در ثانیه استفاده می کنند.

ابزارها و نسخه های درایور

ابزار	نسخه
BIOS	برد سرور اینتل S2600WF 00.01.0013
OS	CentOS 7.6
هسته	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
کیت توسعه هواپیمای داده (DPDK)	18.08
کامپایلر اینتل سی	19.0.3
درایور Intel XL710 (درایور i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 تست ترافیک IXIA

اولین مجموعه از معیارهای عملکرد PTP برای Intel FPGA PAC N3000 از راه حل IXIA* برای تست انطباق شبکه و PTP استفاده می کند. جعبه شاسی IXIA XGS2 شامل یک کارت IXIA 40 PORT NOVUS-R100GE8Q28 و IxExplorer است که یک رابط گرافیکی برای راه اندازی یک PTP Grandmaster مجازی برای DUT (Intel FPGA PAC N3000) از طریق یک اتصال اترنت مستقیم 25 گیگابیت بر ثانیه فراهم می کند. بلوک دیاگرام زیر توپولوژی آزمایش هدفمند برای معیارهای مبتنی بر IXIA را نشان می دهد. همه نتایج از ترافیک تولید شده توسط IXIA برای آزمایش‌های ترافیک ورودی استفاده می‌کنند و از ابزار trafgen در میزبان Intel FPGA PAC N3000 برای آزمایش‌های ترافیک خروجی استفاده می‌کنند، جایی که جهت ورود یا خروج همیشه از دیدگاه DUT است (Intel FPGA PAC N3000 ) میزبان. در هر دو مورد، میانگین نرخ ترافیک 24 گیگابیت بر ثانیه است. این تنظیمات آزمایشی یک توصیف پایه از عملکرد PTP Intel FPGA PAC N3000 با مکانیزم T-TC فعال شده و همچنین مقایسه آن با تصویر کارخانه غیر TC Intel FPGA PAC N3000 تحت ITU-T G.8275.1 PTP pro ارائه می دهد.file.

توپولوژی برای تست های ترافیک Intel FPGA PAC N3000 تحت IXIA Virtual Grandmaster

نتیجه تست ترافیک IXIA

تحلیل زیر عملکرد PTP FPGA PAC N3000 Intel FPGA مجهز به TC را در شرایط ترافیک ورودی و خروجی نشان می‌دهد. در این بخش PTP profile G.8275.1 برای تمام تست های ترافیکی و جمع آوری داده ها پذیرفته شده است.

بزرگی افست اصلی

شکل زیر میزان آفست اصلی مشاهده شده توسط کلاینت برده PTP4l میزبان Intel FPGA PAC N3000 را به عنوان تابعی از زمان سپری شده تحت ترافیک ورودی، خروجی و دو طرفه (میانگین توان عملیاتی 24.4 گیگابیت بر ثانیه) نشان می دهد.

میانگین تاخیر مسیر (MPD)

شکل زیر میانگین تأخیر مسیر را نشان می‌دهد که توسط برد PTP4 محاسبه شده است که از Intel FPGA PAC N3000 به عنوان کارت رابط شبکه برای آزمایش مشابه شکل بالا استفاده می‌کند. مدت زمان کل هر یک از سه تست راهنمایی و رانندگی حداقل 16 ساعت است.

جدول زیر تجزیه و تحلیل آماری سه تست ترافیک را فهرست می کند. تحت بار ترافیکی نزدیک به ظرفیت کانال، برده PTP4l که از FPGA PAC N3000 اینتل استفاده می کند، فاز خود را به استاد بزرگ مجازی IXIA در عرض 53 ns برای تمام تست های ترافیکی حفظ می کند. علاوه بر این، انحراف استاندارد بزرگی افست اصلی زیر 5 نانو ثانیه است.

جزئیات آماری در مورد عملکرد PTP

G.8275.1 PTP Profile	ترافیک ورودی (24 گیگابیت در ثانیه)	ترافیک خروجی (24Gbps)	ترافیک دو طرفه (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (از abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (از MPD)	1.78 ns	2.1 ns	2.38 ns
حداکثر افست	36 ns	33 ns	53 ns

 

شکل‌های زیر نشان‌دهنده بزرگی آفست اصلی و تأخیر متوسط ​​مسیر (MPD)، تحت یک آزمایش ترافیک دو طرفه 16 گیگابیت در ثانیه 24 ساعته برای کپسوله‌سازی‌های مختلف PTP است. نمودارهای سمت چپ در این شکل‌ها به معیارهای PTP تحت کپسوله‌سازی IPv4/UDP اشاره دارند، در حالی که محفظه‌سازی پیام‌های PTP گراف‌های سمت راست در L2 (اترنت خام) است. عملکرد Slave PTP4l کاملاً مشابه است، در بدترین حالت، بزرگی افست اصلی 53 و 45 ns برای محصورسازی IPv4/UDP و L2 است. انحراف استاندارد انحراف بزرگی برای محصورسازی IPv4.49/UDP و L4.55 به ترتیب 4 ns و 2 ns است.

بزرگی افست اصلی

شکل زیر بزرگی آفست اصلی تحت ترافیک دوطرفه 24 گیگابیت بر ثانیه، محصورسازی IPv4 (چپ) و L2 (راست)، G8275.1 Pro را نشان می دهد.file.

میانگین تاخیر مسیر (MPD)

شکل زیر میانگین تأخیر مسیر پردازنده Intel FPGA PAC N3000 میزبان PTP4l تحت ترافیک دو طرفه 24 گیگابیت بر ثانیه، کپسوله سازی IPv4 (چپ) و L2 (راست)، G8275.1 Pro را نشان می دهد.file.

مقادیر مطلق MPD نشانه روشنی از سازگاری PTP نیست، زیرا به طول کابل ها، تأخیر مسیر داده و غیره بستگی دارد. با این حال، نگاه کردن به تغییرات MPD پایین (به ترتیب 2.381 ns و 2.377 ns برای IPv4 و L2 مورد) آشکار می‌سازد که محاسبه PTP MPD در هر دو کپسولاسیون به‌طور مداوم دقیق است. سازگاری عملکرد PTP را در هر دو حالت کپسوله‌سازی تأیید می‌کند. تغییر سطح در MPD محاسبه شده در نمودار L2 (در شکل بالا، نمودار سمت راست) به دلیل اثر افزایشی ترافیک اعمال شده است. ابتدا کانال بیکار است (MPD rms 55.3 ns است)، سپس ترافیک ورودی اعمال می شود (گام افزایشی دوم، MPD rms 85.44 ns است)، و به دنبال آن ترافیک خروجی همزمان انجام می شود که منجر به MPD محاسبه شده 108.98 ns می شود. شکل‌های زیر بر بزرگی آفست اصلی و MPD محاسبه‌شده آزمایش ترافیک دوطرفه اعمال شده هم برای یک Slave PTP4l با استفاده از اینتل FPGA PAC N3000 با مکانیسم T-TC و هم برای دیگری که از Intel FPGA PACN3000 بدون TC استفاده می‌کند، همپوشانی دارد. عملکرد. تست T-TC Intel FPGA PAC N3000 (نارنجی) از زمان صفر شروع می شود، در حالی که تست PTP که از FPGA غیر TC Intel PAC N3000 (آبی) استفاده می کند حدود T = 2300 ثانیه شروع می شود.

بزرگی افست اصلی

شکل زیر بزرگی افست اصلی تحت ترافیک ورودی (24 گیگابیت بر ثانیه)، با و بدون پشتیبانی TTC، G.8275.1 Pro را نشان می دهد.file.

در شکل بالا، عملکرد PTP اینتل FPGA PAC N3000 مجهز به TC در زیر ترافیک مشابه FPGA PAC N3000 غیر TC اینتل برای 2300 ثانیه اول است. اثربخشی مکانیسم T-TC در Intel FPGA PAC N3000 در بخش آزمایش (پس از 2300 ثانیه) که در آن بار ترافیکی برابر به رابط های هر دو کارت اعمال می شود برجسته شده است. به طور مشابه در شکل زیر، محاسبات MPD قبل و بعد از اعمال ترافیک در کانال مشاهده می شود. اثربخشی مکانیسم T-TC در جبران زمان اقامت بسته‌ها که تأخیر بسته از طریق مسیر FPGA بین MACهای 25G و 40G است، برجسته می‌شود.

میانگین تاخیر مسیر (MPD)

شکل زیر میانگین تأخیر مسیر پردازنده Intel FPGA PAC N3000 میزبان PTP4l تحت ترافیک ورودی (24 گیگابیت بر ثانیه)، با و بدون پشتیبانی T-TC، G.8275.1 Pro را نشان می دهد.file.

این شکل‌ها الگوریتم سروو Slave PTP4l را نشان می‌دهد، به دلیل اصلاح زمان اقامت TC، شاهد تفاوت‌های کوچکی در محاسبات میانگین تاخیر مسیر هستیم. بنابراین، تاثیر نوسانات تاخیر بر تقریب افست اصلی کاهش می یابد. جدول زیر تجزیه و تحلیل آماری عملکرد PTP را فهرست می‌کند که شامل RMS و انحراف استاندارد آفست اصلی، انحراف استاندارد تاخیر میانگین مسیر و همچنین در بدترین حالت آفست اصلی برای Intel FPGA PAC N3000 با و بدون T- است. پشتیبانی TC

جزئیات آماری در مورد عملکرد PTP تحت ترافیک ورودی

ترافیک ورودی (24 گیگابیت در ثانیه) G.8275.1 PTP Profile	Intel FPGA PAC N3000 با T-TC	Intel FPGA PAC N3000 بدون T-TC
RMS	6.34 ns	40.5 ns
StdDev (از abs(max) offset)	3.65 ns	15.5 ns
StdDev (از MPD)	1.79 ns	18.1 ns
حداکثر افست	34 ns	143 ns

مقایسه مستقیم Intel FPGA PAC N3000 با پشتیبانی TC با نسخه غیر TC
نشان می دهد که عملکرد PTP نسبت به هر یک از آمارها 4 برابر تا 6 برابر کمتر است
معیارها (بدترین حالت، RMS یا انحراف استاندارد اصلی افست). بدترین حالت
افست اصلی برای پیکربندی PTP G.8275.1 T-TC Intel FPGA PAC N3000 34 است
ns تحت شرایط ترافیک ورودی در محدوده پهنای باند کانال (24.4Gbps).

تست ترافیک lperf3

این بخش تست محک‌گذاری ترافیک iperf3 را برای ارزیابی بیشتر عملکرد PTP Intel FPGA PAC N3000 توضیح می‌دهد. ابزار iperf3 برای شبیه سازی شرایط ترافیک فعال استفاده شده است. توپولوژی شبکه معیارهای ترافیک iperf3، که در شکل زیر نشان داده شده است، شامل اتصال دو سرور است که هر کدام از یک کارت DUT (Intel FPGA PAC N3000 و XXV710) به سوئیچ Cisco Nexus 93180YC FX استفاده می کنند. سوئیچ سیسکو به عنوان یک ساعت مرزی (T-BC) بین دو برد DUT PTP و Calnex Paragon-NEO Grandmaster عمل می کند.

توپولوژی شبکه برای تست ترافیک Intel FPGA PAC N3000 lperf3

خروجی PTP4l در هر یک از میزبان‌های DUT اندازه‌گیری داده‌های عملکرد PTP را برای هر دستگاه Slave در راه‌اندازی (Intel FPGA PAC N3000 و XXV710) فراهم می‌کند. برای تست ترافیک iperf3، شرایط و تنظیمات زیر برای تمام نمودارها و تجزیه و تحلیل عملکرد اعمال می شود:

• پهنای باند ترافیک 17 گیگابیت بر ثانیه (هر دو TCP و UDP)، خروجی یا ورودی یا دو طرفه به Intel FPGA PAC N3000.
• کپسوله‌سازی IPv4 بسته‌های PTP، به دلیل محدودیت پیکربندی در سوئیچ Cisco Nexus 93180YC-FX.
• نرخ تبادل پیام PTP به 8 بسته در ثانیه محدود شده است، به دلیل محدودیت پیکربندی در سوئیچ Cisco Nexus 93180YC-FX.

نتیجه تست ترافیک perf3

تجزیه و تحلیل زیر عملکرد کارت Intel FPGA PAC N3000 و XXV710 را نشان می دهد که هر دو به طور همزمان به عنوان یک کارت رابط شبکه از بردهای PTP (T-TSC) Calnex Paragon NEO Grandmaster از طریق سوئیچ T-BC Cisco عمل می کنند.

شکل‌های زیر بزرگی افست اصلی و MPD را در طول زمان برای سه تست ترافیک مختلف با استفاده از Intel FPGA PAC N3000 با کارت T-TC و XXV710 نشان می‌دهند. در هر دو کارت، ترافیک دو طرفه بیشترین تأثیر را بر عملکرد PTP4l دارد. مدت زمان تست ترافیک 10 ساعت است. در شکل‌های زیر، دم نمودار نقطه‌ای از زمان را نشان می‌دهد که در آن ترافیک متوقف می‌شود و مقدار افست اصلی PTP به دلیل کانال بی‌کار به سطوح پایین کاهش می‌یابد.

مقدار Master Offset برای Intel FPGA PAC N3000

شکل زیر میانگین تاخیر مسیر را برای Intel FPGA PAC N3000 با T TC، ترافیک زیر ورودی، خروجی و دو طرفه iperf3 نشان می‌دهد.

میانگین تأخیر مسیر (MPD) برای Intel FPGA PAC N3000

شکل زیر میانگین تاخیر مسیر را برای Intel FPGA PAC N3000 با T TC، ترافیک زیر ورودی، خروجی و دو طرفه iperf3 نشان می‌دهد.

بزرگی افست اصلی برای XXV710

شکل زیر میزان آفست اصلی را برای XXV710، تحت ورودی، خروجی و ترافیک iperf3 دو طرفه نشان می دهد.

میانگین تاخیر مسیر (MPD) برای XXV710

شکل زیر میانگین تاخیر مسیر را برای XXV710، تحت ورودی، خروجی و ترافیک iperf3 دو طرفه نشان می دهد.

با توجه به عملکرد Intel FPGA PAC N3000 PTP، بدترین آفست اصلی تحت هر شرایط ترافیکی در 90 ns است. در حالی که تحت شرایط ترافیک دو طرفه یکسان، RMS افست اصلی Intel FPGA PAC N3000 5.6 برابر بهتر از کارت XXV710 است.

	Intel FPGA PAC N3000			کارت XXV710
	ترافیک ورودی10G	Egress Traffic 18G	ترافیک دو طرفه18G	ترافیک ورودی18G	Egress Traffic 10G	ترافیک دو طرفه18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (از abs (حداکثر) افست)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (از MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
حداکثر افست	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

قابل ذکر است که افست اصلی Intel FPGA PAC N3000 انحراف استاندارد کمتری دارد.
حداقل 5 برابر کمتر از کارت XXV710، نشان دهنده این است که تقریب PTP
ساعت استاد بزرگ کمتر به تاخیر یا نویز تغییرات در ترافیک در ساعت حساس است
Intel FPGA PAC N3000.
در مقایسه با نتیجه تست ترافیک IXIA در صفحه 5، بدترین میزان
افست اصلی با FPGA PAC N3000 Intel FPGA فعال T-TC بالاتر به نظر می رسد. بعلاوه
تفاوت در توپولوژی شبکه و پهنای باند کانال، این به دلیل اینتل است
FPGA PAC N3000 تحت یک G.8275.1 PTP pro ضبط می شودfile (نرخ همگام سازی 16 هرتز)، در حالی که
نرخ پیام همگام سازی در این مورد به 8 بسته در ثانیه محدود می شود.

بزرگی مقایسه افست اصلی

شکل زیر بزرگی مقایسه افست اصلی تحت ترافیک iperf3 دو طرفه را نشان می دهد.

مقایسه میانگین تاخیر مسیر (MPD).

شکل زیر مقایسه میانگین تاخیر مسیر را تحت ترافیک iperf3 دو طرفه نشان می دهد.

عملکرد برتر PTP Intel FPGA PAC N3000، در مقایسه با کارت XXV710، همچنین توسط انحراف آشکاراً بالاتر میانگین تاخیر محاسبه شده مسیر (MPD) برای XXV710 و Intel FPGA PAC N3000 در هر یک از تست های ترافیک هدفمند پشتیبانی می شود. سابقampترافیک دوطرفه iperf3. مقدار میانگین را در هر مورد MPD نادیده بگیرید، که به دلایل مختلفی می تواند متفاوت باشد، مانند کابل های اترنت مختلف و تاخیر هسته متفاوت. تفاوت مشاهده شده و افزایش در مقادیر برای کارت XXV710 در Intel FPGA PAC N3000 وجود ندارد.

RMS از 8 مقایسه افست اصلی متوالی

نتیجه گیری

مسیر داده FPGA بین QSFP28 (25G MAC) و Intel XL710 (40G MAC) تأخیر بسته متغیری را اضافه می کند که بر دقت تقریبی PTP Slave تأثیر می گذارد. افزودن پشتیبانی از ساعت شفاف (T-TC) در منطق نرم FPGA Intel FPGA PAC N3000 جبران تاخیر این بسته را با اضافه کردن زمان اقامت آن در قسمت تصحیح پیام‌های PTP محصور شده، جبران می‌کند. نتایج تأیید می کند که مکانیسم T-TC عملکرد دقت برد PTP4l را بهبود می بخشد.

همچنین، نتایج تست ترافیک IXIA در صفحه 5 نشان می‌دهد که پشتیبانی T-TC در مسیر داده FPGA، عملکرد PTP را حداقل 4 برابر افزایش می‌دهد، در مقایسه با Intel FPGA PAC N3000 بدون پشتیبانی T-TC. اینتل FPGA PAC N3000 با T-TC در بدترین حالت آفست اصلی 53 ns تحت بارهای ترافیکی ورودی، خروجی یا دو طرفه در حد ظرفیت کانال (25 گیگابیت بر ثانیه) ارائه می دهد. از این رو، با پشتیبانی T-TC، عملکرد PTP Intel FPGA PAC N3000 هم دقیق تر است و هم کمتر مستعد تغییرات نویز است.

در تست ترافیک lperf3 در صفحه 10، عملکرد PTP Intel FPGA PAC N3000 با T-TC فعال با کارت XXV710 مقایسه شده است. این آزمایش داده‌های PTP4l را برای هر دو ساعت برده تحت ترافیک ورودی یا خروجی که بین دو میزبان کارت Intel FPGA PAC N3000 و XXV710 مبادله می‌شود، ضبط کرد. بدترین آفست اصلی مشاهده شده در Intel FPGA PAC N3000 حداقل 5 برابر کمتر از کارت XXV710 است. همچنین، انحراف استاندارد انحراف‌های ثبت شده نیز ثابت می‌کند که پشتیبانی T-TC از Intel FPGA PAC N3000 امکان تقریب نرم‌تری از ساعت استاد بزرگ را فراهم می‌کند.

برای تایید بیشتر عملکرد PTP Intel FPGA PAC N3000، گزینه های تست بالقوه عبارتند از:

• اعتبار سنجی تحت PTP حرفه ای مختلفfiles و نرخ پیام برای بیش از یک پیوند اترنت.
• ارزیابی تست ترافیک lperf3 در صفحه 10 با یک سوئیچ پیشرفته تر که امکان نرخ پیام PTP بالاتر را فراهم می کند.
• ارزیابی عملکرد T-SC و دقت زمان بندی PTP آن تحت آزمون انطباق G.8273.2.

تاریخچه ویرایش سند برای تست IEEE 1588 V2

 

سند نسخه	تغییرات
2020.05.30	انتشار اولیه

 

اسناد / منابع

کارت شتاب قابل برنامه ریزی Intel FPGA N3000 [pdfراهنمای کاربر کارت شتاب قابل برنامه ریزی FPGA، N3000، کارت شتاب قابل برنامه ریزی N3000، کارت شتاب قابل برنامه ریزی FPGA N3000، FPGA، تست IEEE 1588 V2

مراجع

• راهنمای کاربر