intel FPGA programmeerbare acceleratiekaart N3000 gebruikershandleiding

Invoering

Achtergrond

De Intel FPGA Programmable Acceleration Card N3000 in een gevirtualiseerd radiotoegangsnetwerk (vRAN) vereist ondersteuning voor de IEEE1588v2 als Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) om softwaretaken op de juiste manier te plannen. De Intel Ethernet Controller XL710 in Intel® FPGA PAC N3000 biedt ondersteuning voor IEEE1588v2. Het FPGA-gegevenspad introduceert echter jitter die de PTP-prestaties beïnvloedt. Door een transparant klokcircuit (T-TC) toe te voegen, kan de Intel FPGA PAC N3000 de interne FPGA-latentie compenseren en de effecten van jitter verzachten, waardoor de T-TSC de Grandmaster's Time of Day (ToD) efficiënt kan benaderen.

Objectief

Deze tests valideren het gebruik van Intel FPGA PAC N3000 als de IEEE1588v2-slave in Open Radio Access Network (O-RAN). Dit document beschrijft:

• Test setup
• Verificatieproces
• Prestatie-evaluatie van transparant klokmechanisme in het FPGA-pad van Intel FPGA PAC N3000
• PTP-prestaties van de Intel FPGA PAC N3000 De prestaties van de Intel FPGA PAC N3000 die de transparante klok ondersteunt, zijn
  vergeleken met de Intel FPGA PAC N3000 zonder transparante klok en met een andere Ethernet-kaart XXV710 onder verschillende verkeersomstandigheden en PTP-configuraties.

Kenmerken en beperkingen

De kenmerken en validatiebeperkingen voor de Intel FPGA PAC N3000 IEEE1588v2-ondersteuning zijn als volgt:

• Gebruikte softwarestack: Linux PTP Project (PTP4l)
• Ondersteunt de volgende telecomprofessionalsfiles:
  •  1588v2 (standaard)
  • G.8265.1
  • G.8275.1
• Ondersteunt tweestaps PTP-slaveklok.

Intel Corporation. Alle rechten voorbehouden. Intel, het Intel-logo en andere Intel-merken zijn handelsmerken van Intel Corporation of haar dochterondernemingen. Intel garandeert de prestaties van zijn FPGA- en halfgeleiderproducten volgens de huidige specificaties in overeenstemming met de standaardgarantie van Intel, maar behoudt zich het recht voor om op elk moment zonder voorafgaande kennisgeving wijzigingen aan te brengen in producten en diensten. Intel aanvaardt geen verantwoordelijkheid of aansprakelijkheid die voortvloeit uit de toepassing of het gebruik van informatie, producten of diensten die hierin worden beschreven, behalve zoals uitdrukkelijk schriftelijk overeengekomen door Intel. Intel-klanten wordt geadviseerd om de nieuwste versie van apparaatspecificaties te verkrijgen voordat ze vertrouwen op gepubliceerde informatie en voordat ze producten of diensten bestellen. *Andere namen en merken kunnen worden geclaimd als eigendom van anderen.

• Ondersteunt end-to-end multicast-modus.
• Ondersteunt PTP-berichtuitwisselingsfrequentie tot 128 Hz.
  • Dit is een beperking van het validatieplan en de gebruikte Grandmaster. PTP-configuraties van meer dan 128 pakketten per seconde voor PTP-berichten zijn mogelijk mogelijk.
• Vanwege beperkingen van de Cisco* Nexus* 93180YC-FX-switch die wordt gebruikt in de validatie-instellingen, hebben de prestatieresultaten onder iperf3-verkeersomstandigheden betrekking op de PTP-berichtuitwisselingssnelheid van 8 Hz.
• Ondersteuning voor inkapseling:
  • Transport via L2 (raw Ethernet) en L3 (UDP/IPv4/IPv6)
    Opmerking: In dit document gebruiken alle resultaten één enkele 25Gbps Ethernet-verbinding.

Tools en driverversies

Hulpmiddelen	Versie
BIOS	Intel serverkaart S2600WF 00.01.0013
OS	CentOS 7.6
Kern	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane-ontwikkelingskit (DPDK)	18.08
Intel C-compiler	19.0.3
Intel XL710-stuurprogramma (i40e-stuurprogramma)	2.8.432.9.21
PTP4l	2.0
IxVerkenner	8.51.1800.7 EA-Patch1
lperf3	3.0.11
verkeer	Netsniff-ng 0.6.6 Toolkit

 IXIA Verkeerstest

De eerste set PTP-prestatiebenchmarks voor Intel FPGA PAC N3000 maakt gebruik van een IXIA*-oplossing voor netwerk- en PTP-conformiteitstesten. De IXIA XGS2-chassisbox bevat een IXIA 40 PORT NOVUS-R100GE8Q28-kaart en IxExplorer die een grafische interface biedt voor het opzetten van een virtuele PTP Grandmaster naar de DUT (Intel FPGA PAC N3000) via een enkele 25 Gbps directe Ethernet-verbinding. Het onderstaande blokdiagram illustreert de gerichte testtopologie voor de op IXIA gebaseerde benchmarks. Alle resultaten gebruiken door IXIA gegenereerd verkeer voor de inkomende verkeerstests en gebruiken de trafgen-tool op de Intel FPGA PAC N3000-host voor de uitgaande verkeertests, waarbij de inkomende of uitgaande richting altijd vanuit het perspectief van de DUT is (Intel FPGA PAC N3000 ) gastheer. In beide gevallen bedraagt ​​de gemiddelde verkeerssnelheid 24 Gbps. Deze testopstelling biedt een basiskarakterisering van de PTP-prestaties van Intel FPGA PAC N3000 met het T-TC-mechanisme ingeschakeld, en vergelijkt deze met de niet-TC Intel FPGA PAC N3000-fabrieksimage onder de ITU-T G.8275.1 PTP profile.

Topologie voor Intel FPGA PAC N3000-verkeerstests onder IXIA Virtual Grandmaster

IXIA Verkeerstestresultaat

De volgende analyse legt de PTP-prestaties vast van de TC-compatibele Intel FPGA PAC N3000 onder inkomende en uitgaande verkeersomstandigheden. In deze sectie de PTP profile G.8275.1 is gebruikt voor alle verkeerstests en gegevensverzameling.

Grootte van master-offset

De volgende afbeelding toont de omvang van de master-offset die wordt waargenomen door de PTP4l-slaveclient van de Intel FPGA PAC N3000-host als een functie van de verstreken tijd onder inkomend, uitgaand en bidirectioneel verkeer (gemiddelde doorvoer van 24.4 Gbps).

Gemiddelde padvertraging (MPD)

De volgende afbeelding toont de gemiddelde padvertraging, zoals berekend door de PTP4-slave die de Intel FPGA PAC N3000 als netwerkinterfacekaart gebruikt, voor dezelfde test als de bovenstaande afbeelding. De totale duur van elk van de drie verkeerstesten bedraagt ​​minimaal 16 uur.

De volgende tabel bevat de statistische analyse van de drie verkeerstests. Bij een verkeersbelasting die dicht bij de kanaalcapaciteit ligt, behoudt de PTP4l-slave die de Intel FPGA PAC N3000 gebruikt, zijn fase-offset ten opzichte van de virtuele grootmeester van de IXIA binnen 53 ns voor alle verkeerstests. Bovendien is de standaardafwijking van de master-offsetgrootte minder dan 5 ns.

Statistische details over de PTP-prestaties

G.8275.1 PTP Profile	Inkomend verkeer (24 Gbps)	Uitgaand verkeer (24 Gbps)	Bidirectioneel verkeer (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (van abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (van MPD)	1.78 ns	2.1 ns	2.38 ns
Maximale offset	36 ns	33 ns	53 ns

 

De volgende cijfers vertegenwoordigen de omvang van de master-offset en de gemiddelde padvertraging (MPD), onder een 16 uur durende 24 Gbps bidirectionele verkeerstest voor verschillende PTP-inkapselingen. De linkergrafieken in deze figuren verwijzen naar PTP-benchmarks onder IPv4/UDP-inkapseling, terwijl de PTP-berichteninkapseling van de rechtergrafieken in L2 (ruw Ethernet) is. De prestaties van de PTP4l-slave zijn vrijwel gelijk; de master-offsetgrootte in het slechtste geval is respectievelijk 53 ns en 45 ns voor IPv4/UDP- en L2-inkapseling. De standaardafwijking van de magnitude-offset is respectievelijk 4.49 ns en 4.55 ns voor IPv4/UDP- en L2-inkapseling.

Grootte van master-offset

De volgende afbeelding toont de omvang van de master-offset onder 24 Gbps bidirectioneel verkeer, IPv4 (links) en L2 (rechts) inkapseling, G8275.1 Profile.

Gemiddelde padvertraging (MPD)

De volgende afbeelding toont de gemiddelde padvertraging van Intel FPGA PAC N3000 host PTP4l-slave onder 24 Gbps bidirectioneel verkeer, IPv4 (links) en L2 (rechts) inkapseling, G8275.1 Profile.

De absolute waarden van de MPD zijn geen duidelijke indicatie van de PTP-consistentie, omdat deze afhankelijk zijn van de kabellengte, de latentie van het datapad, enzovoort; Als we echter kijken naar de lage MPD-variaties (respectievelijk 2.381 ns en 2.377 ns voor IPv4 en L2) wordt het duidelijk dat de PTP MPD-berekening consistent accuraat is voor beide inkapselingen. Het verifieert de consistentie van de PTP-prestaties in beide inkapselingsmodi. De niveauverandering in de berekende MPD in de L2-grafiek (in de bovenstaande figuur, rechtergrafiek) is te wijten aan het incrementele effect van het toegepaste verkeer. Ten eerste is het kanaal inactief (MPD rms is 55.3 ns), daarna wordt inkomend verkeer toegepast (tweede stapsgewijze stap, MPD rms is 85.44 ns), gevolgd door gelijktijdig uitgaand verkeer, resulterend in een berekende MPD van 108.98 ns. De volgende cijfers overlappen de omvang van de master-offset en de berekende MPD van de bidirectionele verkeerstest, toegepast op zowel een PTP4l-slave die de Intel FPGA PAC N3000 met T-TC-mechanisme gebruikt, als op een andere die de Intel FPGA PACN3000 zonder TC gebruikt functionaliteit. De T-TC Intel FPGA PAC N3000-tests (oranje) beginnen vanaf tijdstip nul, terwijl de PTP-test die gebruik maakt van de niet-TC Intel FPGA PAC N3000 (blauw) begint rond T = 2300 seconden.

Grootte van master-offset

De volgende afbeelding toont de omvang van de master-offset onder inkomend verkeer (24 Gbps), met en zonder TTC-ondersteuning, G.8275.1 Profile.

In de bovenstaande afbeelding zijn de PTP-prestaties van de TC-compatibele Intel FPGA PAC N3000 onder verkeer vergelijkbaar met die van de niet-TC Intel FPGA PAC N3000 gedurende de eerste 2300 seconden. De effectiviteit van het T-TC-mechanisme in Intel FPGA PAC N3000 wordt benadrukt in het testsegment (na de 2300ste seconde) waar gelijke verkeersbelasting wordt toegepast op de interfaces van beide kaarten. Op dezelfde manier worden in de onderstaande afbeelding de MPD-berekeningen bekeken voor en na het toepassen van het verkeer op het kanaal. De effectiviteit van het T-TC-mechanisme wordt benadrukt bij het compenseren van de verblijftijd van de pakketten, wat de pakketlatentie is via het FPGA-pad tussen de 25G en de 40G MAC's.

Gemiddelde padvertraging (MPD)

De volgende afbeelding toont de gemiddelde padvertraging van Intel FPGA PAC N3000 host PTP4l-slave onder inkomend verkeer (24 Gbps), met en zonder T-TC-ondersteuning, G.8275.1 Profile.

Deze figuren tonen het servo-algoritme van de PTP4l-slave. Door de verblijftijdcorrectie van de TC zien we kleine verschillen in de berekeningen van de gemiddelde padvertraging. Daarom wordt de impact van de vertragingsfluctuaties op de hoofdoffsetbenadering verminderd. De volgende tabel bevat een statistische analyse van de PTP-prestaties, inclusief de RMS en standaardafwijking van de master-offset, standaardafwijking van de gemiddelde padvertraging, evenals de worst-case master-offset voor de Intel FPGA PAC N3000 met en zonder T- TC-ondersteuning.

Statistische details over de PTP-prestaties onder inkomend verkeer

Inkomend verkeer (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 met T-TC	Intel FPGA PAC N3000 zonder T-TC
RMS	6.34 ns	40.5 ns
StdDev (van abs(max) offset)	3.65 ns	15.5 ns
StdDev (van MPD)	1.79 ns	18.1 ns
Maximale offset	34 ns	143 ns

Een directe vergelijking van de TC-ondersteunde Intel FPGA PAC N3000 met de niet-TC-versie
Toont aan dat de PTP-prestaties 4x tot 6x lager zijn in vergelijking met de statistische gegevens
metrieken (worst-case, RMS of standaardafwijking van master-offset). Het slechtste geval
master-offset voor de G.8275.1 PTP-configuratie van T-TC Intel FPGA PAC N3000 is 34
ns onder omstandigheden van inkomend verkeer aan de limiet van de kanaalbandbreedte (24.4 Gbps).

lperf3 Verkeerstest

In dit gedeelte wordt de iperf3-verkeersbenchmarktest beschreven om de PTP-prestaties van de Intel FPGA PAC N3000 verder te evalueren. De iperf3-tool is gebruikt om actieve verkeersomstandigheden te emuleren. De netwerktopologie van de iperf3-verkeersbenchmarks, weergegeven in de onderstaande afbeelding, omvat de verbinding van twee servers, elk met behulp van een DUT-kaart (Intel FPGA PAC N3000 en XXV710), met de Cisco Nexus 93180YC FX-switch. De Cisco-switch fungeert als een grensklok (T-BC) tussen de twee DUT PTP-slaves en de Calnex Paragon-NEO Grandmaster.

Netwerktopologie voor Intel FPGA PAC N3000 lperf3 verkeerstest

De PTP4l-uitgang op elk van de DUT-hosts levert datametingen van de PTP-prestaties voor elk slave-apparaat in de opstelling (Intel FPGA PAC N3000 en XXV710). Voor de iperf3-verkeerstest zijn de volgende voorwaarden en configuraties van toepassing op alle grafieken en prestatieanalyses:

• 17 Gbps geaggregeerde bandbreedte van verkeer (zowel TCP als UDP), uitgaand of inkomend of bidirectioneel naar Intel FPGA PAC N3000.
• IPv4-inkapseling van PTP-pakketten vanwege configuratiebeperking op Cisco Nexus 93180YC-FX-switch.
• PTP-berichtuitwisselingssnelheid beperkt tot 8 pakketten/seconde, vanwege configuratiebeperking op Cisco Nexus 93180YC-FX-switch.

perf3 Verkeerstestresultaat

De volgende analyse legt de prestaties vast van de Intel FPGA PAC N3000- en XXV710-kaart, die beide tegelijkertijd fungeren als netwerkinterfacekaart van PTP-slaves (T-TSC) van de Calnex Paragon NEO Grandmaster via de T-BC Cisco-switch.

De volgende figuren tonen de omvang van de master-offset en MPD in de loop van de tijd voor drie verschillende verkeerstests met behulp van de Intel FPGA PAC N3000 met T-TC en XXV710-kaart. Bij beide kaarten heeft bidirectioneel verkeer het grootste effect op de PTP4l-prestaties. De verkeerstestduur bedraagt ​​10 uur. In de volgende figuren markeert de staart van de grafiek een punt in de tijd waarop het verkeer stopt en de omvang van de PTP-master-offset naar een laag niveau daalt, als gevolg van het inactieve kanaal.

Omvang van Master Offset voor Intel FPGA PAC N3000

De volgende afbeelding toont de gemiddelde padvertraging voor Intel FPGA PAC N3000 met T TC, onder inkomend, uitgaand en bidirectioneel iperf3-verkeer.

Mean Path Delay (MPD) voor Intel FPGA PAC N3000

De volgende afbeelding toont de gemiddelde padvertraging voor Intel FPGA PAC N3000 met T TC, onder inkomend, uitgaand en bidirectioneel iperf3-verkeer.

Grootte van Master Offset voor XXV710

De volgende afbeelding toont de omvang van de master-offset voor XXV710, onder inkomend, uitgaand en bidirectioneel iperf3-verkeer.

Mean Path Delay (MPD) voor XXV710

De volgende afbeelding toont de gemiddelde padvertraging voor XXV710, onder inkomend, uitgaand en bidirectioneel iperf3-verkeer.

Wat de Intel FPGA PAC N3000 PTP-prestaties betreft, ligt de slechtste master-offset onder alle verkeersomstandigheden binnen 90 ns. Terwijl onder dezelfde bidirectionele verkeersomstandigheden de RMS van de Intel FPGA PAC N3000 master-offset 5.6x beter is dan die van de XXV710-kaart.

	Intel FPGA PAC N3000			XXV710-kaart
	Inkomend verkeer10G	Uitgaand verkeer 18G	Bidirectioneel verkeer18G	Inkomend verkeer18G	Uitgaand verkeer 10G	Bidirectioneel verkeer18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(van abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (van MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Maximale offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Opvallend is dat de master-offset van de Intel FPGA PAC N3000 een lagere standaarddeviatie heeft,
minstens 5x minder dan de XXV710-kaart, betekent dat de PTP-benadering van de
De Grandmaster-klok is minder gevoelig voor latentie of ruisvariaties onder verkeer in de
Intel FPGA PAC N3000.
Vergeleken met het IXIA-verkeerstestresultaat op pagina 5 is de worstcasewaarde van
de master-offset met een T-TC-compatibele Intel FPGA PAC N3000 lijkt hoger. Daarnaast
de verschillen in netwerktopologie en kanaalbandbreedtes zijn te wijten aan Intel
FPGA PAC N3000 wordt vastgelegd onder een G.8275.1 PTP profile (16 Hz synchronisatiesnelheid), terwijl
de snelheid van synchronisatieberichten is in dit geval beperkt tot 8 pakketten per seconde.

Omvang van Master Offset-vergelijking

De volgende afbeelding toont de omvang van de master-offsetvergelijking onder bidirectioneel iperf3-verkeer.

Vergelijking van gemiddelde padvertraging (MPD).

De volgende afbeelding toont de vergelijking van de gemiddelde padvertraging onder bidirectioneel iperf3-verkeer.

De superieure PTP-prestaties van de Intel FPGA PAC N3000, vergeleken met de XXV710-kaart, worden ook ondersteund door de duidelijk hogere afwijking van de berekende gemiddelde padvertraging (MPD) voor XXV710 en Intel FPGA PAC N3000 in elk van de beoogde verkeerstests, voor examphet bidirectionele iperf3-verkeer. Negeer de gemiddelde waarde in elk MPD-geval. Deze kan om verschillende redenen verschillen, zoals verschillende Ethernet-kabels en verschillende kernlatentie. De waargenomen ongelijkheid en piek in waarden voor de XXV710-kaart zijn niet aanwezig in de Intel FPGA PAC N3000.

RMS van 8 opeenvolgende master-offsetvergelijking

Conclusie

Het FPGA-datapad tussen QSFP28 (25G MAC) en Intel XL710 (40G MAC) voegt een variabele pakketlatentie toe die de nauwkeurigheid van de PTP-slave beïnvloedt. Het toevoegen van de Transparent Clock (T-TC)-ondersteuning in de FPGA-zachte logica van Intel FPGA PAC N3000 biedt compensatie van deze pakketlatentie door de verblijftijd ervan toe te voegen aan het correctieveld van ingekapselde PTP-berichten. De resultaten bevestigen dat het T-TC-mechanisme de nauwkeurigheidsprestaties van de PTP4l-slave verbetert.

Ook blijkt uit het IXIA-verkeerstestresultaat op pagina 5 dat de T-TC-ondersteuning in het FPGA-datapad de PTP-prestaties met minstens 4x verbetert, vergeleken met de Intel FPGA PAC N3000 zonder T-TC-ondersteuning. De Intel FPGA PAC N3000 met T-TC biedt een master-offset in het slechtste geval van 53 ns bij inkomende, uitgaande of bidirectionele verkeersbelasting bij de limiet van de kanaalcapaciteit (25 Gbps). Met T-TC-ondersteuning zijn de Intel FPGA PAC N3000 PTP-prestaties dus zowel nauwkeuriger als minder gevoelig voor ruisvariaties.

In de lperf3-verkeerstest op pagina 10 worden de PTP-prestaties van de Intel FPGA PAC N3000 met ingeschakelde T-TC vergeleken met die van een XXV710-kaart. Deze test heeft de PTP4l-gegevens vastgelegd voor beide slave-klokken onder inkomend of uitgaand verkeer dat wordt uitgewisseld tussen de twee hosts van de Intel FPGA PAC N3000- en XXV710-kaart. De master-offset in het slechtste geval die wordt waargenomen in de Intel FPGA PAC N3000 is minstens 5x lager dan die van de XXV710-kaart. Ook bewijst de standaardafwijking van de vastgelegde offsets dat de T-TC-ondersteuning van Intel FPGA PAC N3000 een soepelere benadering van de grootmeesterklok mogelijk maakt.

Om de PTP-prestaties van Intel FPGA PAC N3000 verder te valideren, omvatten de mogelijke testopties:

• Validatie onder verschillende PTP profiles en berichtsnelheden voor meer dan één Ethernet-link.
• Evaluatie van lperf3-verkeerstest op pagina 10 met een meer geavanceerde schakelaar die hogere PTP-berichtsnelheden mogelijk maakt.
• Evaluatie van de T-SC-functionaliteit en de nauwkeurigheid van de PTP-timing onder G.8273.2-conformiteitstesten.

Documentrevisiegeschiedenis voor IEEE 1588 V2-test

 

Document Versie	Wijzigingen
2020.05.30	Eerste release.

 

Documenten / Bronnen

Intel FPGA programmeerbare versnellingskaart N3000 [pdf] Gebruikershandleiding FPGA programmeerbare acceleratiekaart, N3000, programmeerbare acceleratiekaart N3000, FPGA programmeerbare acceleratiekaart N3000, FPGA, IEEE 1588 V2-test

Referenties

• Gebruiksaanwijzing