Ghid de utilizare pentru placa de accelerație programabilă intel FPGA N3000

Introducere

Fundal

Placa de accelerare programabilă Intel FPGA N3000 într-o rețea de acces radio virtualizată (vRAN) necesită suport pentru IEEE1588v2 ca ceasuri slave de telecomunicații (PTP) Precision Time Protocol (T-TSC) pentru a programa sarcinile software în mod corespunzător. Controlerul Intel Ethernet XL710 din Intel® FPGA PAC N3000 oferă suport IEEE1588v2. Cu toate acestea, calea de date FPGA introduce fluctuații care afectează performanța PTP. Adăugarea unui circuit transparent de ceas (T-TC) permite Intel FPGA PAC N3000 să compenseze latența internă FPGA și atenuează efectele jitter-ului, ceea ce permite T-TSC să aproximeze eficient ora Grandmasterului (ToD).

Obiectiv

Aceste teste validează utilizarea Intel FPGA PAC N3000 ca slave IEEE1588v2 în Open Radio Access Network (O-RAN). Acest document descrie:

• Configurarea testelor
• Proces de verificare
• Evaluarea performanței mecanismului de ceas transparent în calea FPGA a Intel FPGA PAC N3000
• Performanța PTP a Intel FPGA PAC N3000 Performanța Intel FPGA PAC N3000 care acceptă ceasul transparent este
  în comparație cu Intel FPGA PAC N3000 fără ceas transparent, precum și cu o altă placă Ethernet XXV710 în diferite condiții de trafic și configurații PTP.

Caracteristici și limitări

Caracteristicile și limitările de validare pentru suportul Intel FPGA PAC N3000 IEEE1588v2 sunt următoarele:

• Stiva software utilizată: Linux PTP Project (PTP4l)
• Suportă următorul telecom profiles:
  •  1588v2 (implicit)
  • G.8265.1
  • G.8275.1
• Suportă ceas slave PTP în doi pași.

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii. *Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.

• Suporta modul multicast end-to-end.
• Acceptă frecvența de schimb de mesaje PTP de până la 128 Hz.
  • Aceasta este o limitare a planului de validare și a Grandmasterului angajat. Pot fi posibile configurații PTP mai mari de 128 de pachete pe secundă pentru mesajele PTP.
• Datorită limitărilor comutatorului Cisco* Nexus* 93180YC-FX utilizat în configurarea de validare, rezultatele performanței în condiții de trafic iperf3 se referă la rata de schimb de mesaje PTP de 8 Hz.
• Suport pentru încapsulare:
  • Transport prin L2 (Ethernet brut) și L3 (UDP/IPv4/IPv6)
    Nota: În acest document, toate rezultatele utilizează o singură legătură Ethernet de 25 Gbps.

Instrumente și versiuni de driver

Instrumente	Versiune
BIOS	Placa pentru servere Intel S2600WF 00.01.0013
OS	CentOS 7.6
Nucleu	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit de dezvoltare a planului de date (DPDK)	18.08
Compilator Intel C	19.0.3
Driver Intel XL710 (driver i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Setul de instrumente Netsniff-ng 0.6.6

 Test de trafic IXIA

Primul set de standarde de performanță PTP pentru Intel FPGA PAC N3000 utilizează o soluție IXIA* pentru testarea rețelei și a conformității PTP. Cutia de șasiu IXIA XGS2 include un card IXIA 40 PORT NOVUS-R100GE8Q28 și IxExplorer care oferă o interfață grafică pentru configurarea unui PTP Grandmaster virtual la DUT (Intel FPGA PAC N3000) printr-o singură conexiune Ethernet directă de 25 Gbps. Diagrama bloc de mai jos ilustrează topologia de testare vizată pentru benchmark-urile bazate pe IXIA. Toate rezultatele folosesc traficul generat de IXIA pentru testele de trafic de intrare și utilizează instrumentul de trafic de pe gazda Intel FPGA PAC N3000 pentru testele de trafic de ieșire, unde direcția de intrare sau de ieșire este întotdeauna din perspectiva DUT (Intel FPGA PAC N3000 ) gazdă. În ambele cazuri, rata medie de trafic este de 24 Gbps. Această configurare de testare oferă o caracterizare de bază a performanței PTP a Intel FPGA PAC N3000 cu mecanismul T-TC activat, precum și o compară cu imaginea din fabrică Intel FPGA PAC N3000 non-TC sub ITU-T G.8275.1 PTP profile.

Topologie pentru testele de trafic Intel FPGA PAC N3000 sub IXIA Virtual Grandmaster

Rezultatul testului de trafic IXIA

Următoarea analiză surprinde performanța PTP a Intel FPGA PAC N3000 compatibil TC în condiții de trafic de intrare și ieșire. În această secțiune, PTP profile G.8275.1 a fost adoptat pentru toate testele de trafic și colectarea datelor.

Magnitudinea Master Offset

Următoarea figură arată mărimea offset-ului principal observată de clientul slave PTP4l al gazdei Intel FPGA PAC N3000 în funcție de timpul scurs în traficul de intrare, ieșire și bidirecțional (debit mediu de 24.4 Gbps).

Întârziere medie a căii (MPD)

Următoarea figură arată întârzierea medie a căii, calculată de slave PTP4 care utilizează Intel FPGA PAC N3000 ca placă de interfață de rețea, pentru același test ca în figura de mai sus. Durata totală a fiecăruia dintre cele trei probe de circulație este de cel puțin 16 ore.

Următorul tabel prezintă analiza statistică a celor trei teste de trafic. Sub o sarcină de trafic apropiată de capacitatea canalului, slave PTP4l care utilizează Intel FPGA PAC N3000 își menține decalajul de fază față de marele maestru virtual al IXIA în 53 ns pentru toate testele de trafic. În plus, abaterea standard a mărimii offset-ului principal este sub 5 ns.

Detalii statistice privind performanța PTP

G.8275.1 PTP Profile	Trafic de intrare (24 Gbps)	Trafic de ieșire (24 Gbps)	Trafic bidirecțional (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (de compensare abs(max))	3.68 ns	3.78 ns	4.5 ns
StdDev (al MPD)	1.78 ns	2.1 ns	2.38 ns
Offset maxim	36 ns	33 ns	53 ns

 

Următoarele cifre reprezintă mărimea decalajului principal și întârzierea medie a căii (MPD), în cadrul unui test de trafic bidirecțional de 16 Gbps de 24 ore pentru diferite încapsulări PTP. Graficele din stânga din aceste cifre se referă la benchmark-urile PTP sub încapsularea IPv4/UDP, în timp ce încapsularea mesajelor PTP a graficelor din dreapta este în L2 (Ethernet brut). Performanța slave PTP4l este destul de similară, magnitudinea offset-ului master în cel mai rău caz este de 53 ns și, respectiv, 45 ns pentru încapsularea IPv4/UDP și, respectiv, L2. Abaterea standard a compensației de magnitudine este de 4.49 ns și 4.55 ns pentru încapsularea IPv4/UDP și, respectiv, L2.

Magnitudinea Master Offset

Următoarea figură arată mărimea offset-ului principal sub trafic bidirecțional de 24 Gbps, încapsulare IPv4 (stânga) și L2 (dreapta), G8275.1 Profile.

Întârziere medie a căii (MPD)

Următoarea figură arată întârzierea medie a căii pentru slave PTP3000l gazdă Intel FPGA PAC N4 sub trafic bidirecțional de 24 Gbps, încapsulare IPv4 (stânga) și L2 (dreapta), G8275.1 Profile.

Valorile absolute ale MPD nu reprezintă o indicație clară a consistenței PTP, deoarece depinde de lungimea cablurilor, de latența căii de date și așa mai departe; totuși, luând în considerare variațiile scăzute ale MPD (2.381 ns și 2.377 ns pentru cazul IPv4 și, respectiv, L2) face evident că calculul PTP MPD este constant precis în ambele încapsulări. Acesta verifică consistența performanței PTP în ambele moduri de încapsulare. Modificarea nivelului în MPD calculat în graficul L2 (în figura de mai sus, graficul din dreapta) se datorează efectului incremental al traficului aplicat. În primul rând, canalul este inactiv (MPD rms este de 55.3 ns), apoi se aplică traficul de intrare (al doilea pas incremental, MPD rms este de 85.44 ns), urmat de trafic de ieșire simultan, rezultând un MPD calculat de 108.98 ns. Următoarele cifre suprapun mărimea offset-ului master și MPD calculat al testului de trafic bidirecțional aplicat atât unui slave PTP4l care folosește Intel FPGA PAC N3000 cu mecanism T-TC, cât și altuia care utilizează Intel FPGA PACN3000 fără TC. funcţionalitate. Testele T-TC Intel FPGA PAC N3000 (portocaliu) încep de la ora zero, în timp ce testul PTP care utilizează Intel FPGA PAC N3000 non-TC (albastru) începe în jur de T = 2300 de secunde.

Magnitudinea Master Offset

Următoarea figură arată mărimea offset-ului principal în traficul de intrare (24 Gbps), cu și fără suport TTC, G.8275.1 Profile.

În figura de mai sus, performanța PTP a Intel FPGA PAC N3000 compatibil TC în trafic este similară cu Intel FPGA PAC N3000 non-TC pentru primele 2300 de secunde. Eficiența mecanismului T-TC din Intel FPGA PAC N3000 este evidențiată în segmentul de testare (după a 2300-a secundă) unde se aplică o încărcare egală de trafic la interfețele ambelor plăci. La fel și în figura de mai jos, calculele MPD sunt observate înainte și după aplicarea traficului pe canal. Eficiența mecanismului T-TC este evidențiată în compensarea timpului de rezidență al pachetelor care este latența pachetului prin calea FPGA între MAC-urile 25G și 40G.

Întârziere medie a căii (MPD)

Următoarea figură arată întârzierea medie a căii pentru slave PTP3000l gazdă Intel FPGA PAC N4 în trafic de intrare (24 Gbps), cu și fără suport T-TC, G.8275.1 Profile.

Aceste cifre arată algoritmul servo al slavei PTP4l, datorită corecției timpului de rezidență a TC, vedem mici diferențe în calculele de întârziere medie a căii. Prin urmare, impactul fluctuațiilor de întârziere asupra aproximării decalajului principal este redus. Următorul tabel listează analiza statistică a performanței PTP, care include RMS și abaterea standard a offset-ului principal, abaterea standard a întârzierii medii a căii, precum și offset-ul principal în cel mai rău caz pentru Intel FPGA PAC N3000 cu și fără T- Suport TC.

Detalii statistice privind performanța PTP în cazul traficului de intrare

Trafic de intrare (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 cu T-TC	Intel FPGA PAC N3000 fără T-TC
RMS	6.34 ns	40.5 ns
StdDev (de compensare abs(max))	3.65 ns	15.5 ns
StdDev (al MPD)	1.79 ns	18.1 ns
Offset maxim	34 ns	143 ns

O comparație directă între Intel FPGA PAC N3000 suportat de TC și versiunea non-TC
Arată că performanța PTP este de 4x până la 6x mai mică în raport cu oricare dintre statisticile
metrici (cel mai rău caz, RMS sau abaterea standard a offset-ului principal). Cel mai rău caz
offset-ul principal pentru configurația PTP G.8275.1 a T-TC Intel FPGA PAC N3000 este 34
ns în condiții de trafic de intrare la limita lățimii de bandă a canalului (24.4 Gbps).

Test de trafic lperf3

Această secțiune descrie testul de evaluare comparativă a traficului iperf3 pentru a evalua în continuare performanța PTP a Intel FPGA PAC N3000. Instrumentul iperf3 a fost utilizat pentru a emula condițiile active de trafic. Topologia de rețea a benchmark-urilor de trafic iperf3, prezentată în figura de mai jos, implică conectarea a două servere, fiecare folosind un card DUT (Intel FPGA PAC N3000 și XXV710), la comutatorul Cisco Nexus 93180YC FX. Comutatorul Cisco acționează ca un ceas de limită (T-BC) între cei doi slave PTP DUT și Calnex Paragon-NEO Grandmaster.

Topologie de rețea pentru testul de trafic Intel FPGA PAC N3000 lperf3

Ieșirea PTP4l de pe fiecare dintre gazdele DUT oferă măsurători de date ale performanței PTP pentru fiecare dispozitiv slave din configurare (Intel FPGA PAC N3000 și XXV710). Pentru testul de trafic iperf3, următoarele condiții și configurații se aplică tuturor graficelor și analizei de performanță:

• 17 Gbps lățime de bandă agregată a traficului (atât TCP, cât și UDP), fie de ieșire, fie de intrare sau bidirecțională către Intel FPGA PAC N3000.
• Încapsularea IPv4 a pachetelor PTP, din cauza limitării configurației pe comutatorul Cisco Nexus 93180YC-FX.
• Rata de schimb de mesaje PTP limitată la 8 pachete/secundă, din cauza limitării configurației pe comutatorul Cisco Nexus 93180YC-FX.

perf3 Rezultatul testului de trafic

Următoarea analiză surprinde performanța cardului Intel FPGA PAC N3000 și XXV710, ambele acționând simultan ca o placă de interfață de rețea a slavilor PTP (T-TSC) Calnex Paragon NEO Grandmaster prin intermediul comutatorului T-BC Cisco.

Următoarele cifre arată magnitudinea offset-ului principal și MPD în timp pentru trei teste diferite de trafic folosind Intel FPGA PAC N3000 cu cardul T-TC și XXV710. În ambele carduri, traficul bidirecțional are cel mai mare efect asupra performanței PTP4l. Durata testului de trafic este de 10 ore. În figurile următoare, coada graficului marchează un punct în timp în care traficul se oprește și magnitudinea offset-ului principal PTP scade la nivelurile sale scăzute, din cauza canalului inactiv.

Mărimea Master Offset-ului pentru Intel FPGA PAC N3000

Următoarea figură arată întârzierea medie a căii pentru Intel FPGA PAC N3000 cu T TC, sub trafic de intrare, ieșire și iperf3 bidirecțional.

Întârziere medie a căii (MPD) pentru Intel FPGA PAC N3000

Următoarea figură arată întârzierea medie a căii pentru Intel FPGA PAC N3000 cu T TC, sub trafic de intrare, ieșire și iperf3 bidirecțional.

Mărimea decalajului principal pentru XXV710

Următoarea figură arată mărimea offset-ului principal pentru XXV710, în cazul traficului iperf3 de intrare, ieșire și bidirecțională.

Întârziere medie a căii (MPD) pentru XXV710

Următoarea figură arată întârzierea medie a căii pentru XXV710, în trafic de intrare, ieșire și iperf3 bidirecțional.

În ceea ce privește performanța Intel FPGA PAC N3000 PTP, cel mai rău caz master offset în orice condiții de trafic este în 90 ns. În timp ce se află în aceleași condiții de trafic bidirecțional, RMS-ul Intel FPGA PAC N3000 master offset este de 5.6 ori mai bun decât cel al plăcii XXV710.

	Intel FPGA PAC N3000			Cardul XXV710
	Trafic de intrare10G	Trafic de ieșire 18G	Trafic bidirecțional18G	Trafic de intrare18G	Trafic de ieșire 10G	Trafic bidirecțional18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(offset abs(max))	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (al MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Offset maxim	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

În special, offset-ul principal al Intel FPGA PAC N3000 are o abatere standard mai mică,
de cel puțin 5 ori mai puțin decât cardul XXV710, înseamnă că aproximarea PTP a
Ceasul Grandmaster este mai puțin sensibil la latența sau la variațiile de zgomot din trafic în
Intel FPGA PAC N3000.
În comparație cu rezultatul testului de trafic IXIA de la pagina 5, amploarea celui mai rău caz de
offset-ul principal cu un Intel FPGA PAC N3000 activat T-TC apare mai mare. in afara de asta
diferențele în topologia rețelei și lățimi de bandă ale canalului, acest lucru se datorează Intel
FPGA PAC N3000 fiind capturat sub un G.8275.1 PTP profile (rată de sincronizare de 16 Hz), în timp ce
rata de sincronizare a mesajelor în acest caz este constrânsă la 8 pachete pe secundă.

Magnitudinea comparației Master Offset

Următoarea figură arată amploarea comparației master offset în trafic iperf3 bidirecțional.

Comparație cu întârzierea medie a căii (MPD).

Următoarea figură arată comparația medie a întârzierii căii în cazul traficului iperf3 bidirecțional.

Performanța superioară PTP a Intel FPGA PAC N3000, în comparație cu cardul XXV710, este susținută și de abaterea evident mai mare a întârzierii medii a căii calculate (MPD) pentru XXV710 și Intel FPGA PAC N3000 în fiecare dintre testele de trafic vizate, pt. example bidirectional iperf3 trafic. Ignorați valoarea medie în fiecare caz MPD, care poate fi diferită din mai multe motive, cum ar fi cabluri Ethernet diferite și latență de bază diferită. Diferența observată și creșterea valorilor pentru cardul XXV710 nu sunt prezente în Intel FPGA PAC N3000.

RMS de 8 Consecutive Master Offset Comparație

Concluzie

Calea de date FPGA între QSFP28 (25G MAC) și Intel XL710 (40G MAC) adaugă o latență variabilă a pachetelor care afectează precizia de aproximare a PTP Slave. Adăugarea suportului Transparent Clock (T-TC) în logica soft FPGA a Intel FPGA PAC N3000 asigură compensarea acestei latențe de pachet prin adăugarea timpului său de rezidență în câmpul de corecție al mesajelor PTP încapsulate. Rezultatele confirmă că mecanismul T-TC îmbunătățește performanța de precizie a slave PTP4l.

De asemenea, rezultatul testului de trafic IXIA de la pagina 5 arată că suportul T-TC în calea de date FPGA îmbunătățește performanța PTP de cel puțin 4x, în comparație cu Intel FPGA PAC N3000 fără suport T-TC. Intel FPGA PAC N3000 cu T-TC prezintă un offset principal în cel mai rău caz de 53 ns sub încărcări de trafic de intrare, ieșire sau bidirecționale la limita capacității canalului (25 Gbps). Prin urmare, cu suportul T-TC, performanța Intel FPGA PAC N3000 PTP este atât mai precisă, cât și mai puțin predispusă la variații de zgomot.

În Testul de trafic lperf3 de la pagina 10, performanța PTP a Intel FPGA PAC N3000 cu T-TC activat este comparată cu un card XXV710. Acest test a capturat datele PTP4l pentru ambele ceasuri slave în traficul de intrare sau de ieșire care este schimbat între cele două gazde ale cardului Intel FPGA PAC N3000 și XXV710. Cel mai rău caz master offset observat în Intel FPGA PAC N3000 este de cel puțin 5 ori mai mic decât placa XXV710. De asemenea, deviația standard a offset-urilor capturate demonstrează, de asemenea, că suportul T-TC al Intel FPGA PAC N3000 permite o aproximare mai lină a ceasului Grandmasterului.

Pentru a valida în continuare performanța PTP a Intel FPGA PAC N3000, posibilele opțiuni de testare includ:

• Validare sub diferite PTP profiles și ratele mesajelor pentru mai multe legături Ethernet.
• Evaluarea testului de trafic lperf3 la pagina 10 cu un comutator mai avansat care permite rate mai mari de mesaje PTP.
• Evaluarea funcționalității T-SC și a preciziei de sincronizare PTP a acestuia conform G.8273.2 Testare de conformitate.

Istoricul revizuirilor documentelor pentru testul IEEE 1588 V2

 

Document Versiune	Schimbări
2020.05.30	Lansare inițială.

 

Documente/Resurse

placă de accelerație programabilă intel FPGA N3000 [pdfGhid de utilizare Card de accelerație programabil FPGA, N3000, card de accelerație programabil N3000, card de accelerație programabil FPGA N3000, FPGA, test IEEE 1588 V2

Referințe

• Manual de utilizare