Benutzerhandbuch für die programmierbare Intel FPGA-Beschleunigungskarte N3000

Einführung

Hintergrund

Die Intel FPGA Programmable Acceleration Card N3000 in einem virtualisierten Funkzugangsnetz (vRAN) erfordert Unterstützung für IEEE1588v2 als Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC), um Softwareaufgaben angemessen zu planen. Der Intel Ethernet Controller XL710 im Intel® FPGA PAC N3000 bietet die IEEE1588v2-Unterstützung. Der FPGA-Datenpfad führt jedoch zu Jitter, der die PTP-Leistung beeinträchtigt. Das Hinzufügen einer transparenten Taktschaltung (T-TC) ermöglicht es dem Intel FPGA PAC N3000, seine interne FPGA-Latenz zu kompensieren und die Auswirkungen des Jitters zu mildern, wodurch der T-TSC die Tageszeit (ToD) des Grandmasters effizient annähern kann.

Objektiv

Diese Tests validieren die Verwendung von Intel FPGA PAC N3000 als IEEE1588v2-Slave im Open Radio Access Network (O-RAN). Dieses Dokument beschreibt:

• Versuchsaufbau
• Verifizierungsprozess
• Leistungsbewertung des transparenten Taktmechanismus im FPGA-Pfad des Intel FPGA PAC N3000
• PTP-Leistung des Intel FPGA PAC N3000 Die Leistung des Intel FPGA PAC N3000, das den transparenten Takt unterstützt, ist
  verglichen mit dem Intel FPGA PAC N3000 ohne transparente Uhr sowie mit einer anderen Ethernet-Karte XXV710 unter verschiedenen Verkehrsbedingungen und PTP-Konfigurationen.

Funktionen und Einschränkungen

Die Funktionen und Validierungseinschränkungen für die Unterstützung von Intel FPGA PAC N3000 IEEE1588v2 lauten wie folgt:

• Verwendeter Softwarestack: Linux PTP Project (PTP4l)
• Unterstützt die folgenden Telekom-Profisfiles:
  •  1588v2 (Standard)
  • G.8265.1
  • G.8275.1
• Unterstützt zweistufige PTP-Slave-Uhr.

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen. *Andere Namen und Marken können als Eigentum anderer beansprucht werden.

• Unterstützt End-to-End-Multicast-Modus.
• Unterstützt eine PTP-Nachrichtenaustauschfrequenz von bis zu 128 Hz.
  • Dies ist eine Einschränkung des Validierungsplans und des angestellten Großmeisters. PTP-Konfigurationen mit mehr als 128 Paketen pro Sekunde für PTP-Nachrichten sind möglicherweise möglich.
• Aufgrund von Einschränkungen des Cisco* Nexus* 93180YC-FX-Switches, der im Validierungs-Setup verwendet wird, beziehen sich die Leistungsergebnisse unter iperf3-Verkehrsbedingungen auf eine PTP-Nachrichtenaustauschrate von 8 Hz.
• Kapselungsunterstützung:
  • Transport über L2 (Roh-Ethernet) und L3 (UDP/IPv4/IPv6)
    Notiz: In diesem Dokument verwenden alle Ergebnisse eine einzelne 25-Gbit/s-Ethernet-Verbindung.

Tools und Treiberversionen

Werkzeuge	Version
BIOS	Intel Server-Mainboard S2600WF 00.01.0013
OS	CentOS 7.6
Kernel	Kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane Development Kit (DPDK)	18.08
Intel-C-Compiler	19.0.3
Intel XL710-Treiber (i40e-Treiber)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
Verkehr	Netsniff-ng 0.6.6 Toolkit

 IXIA Verkehrstest

Der erste Satz von PTP-Leistungsbenchmarks für Intel FPGA PAC N3000 verwendet eine IXIA*-Lösung für Netzwerk- und PTP-Konformitätstests. Die IXIA XGS2-Chassisbox enthält eine IXIA 40 PORT NOVUS-R100GE8Q28-Karte und IxExplorer, der eine grafische Schnittstelle zum Einrichten eines virtuellen PTP-Grandmasters zum DUT (Intel FPGA PAC N3000) über eine einzelne 25-Gbit/s-Ethernet-Direktverbindung bietet. Das folgende Blockdiagramm veranschaulicht die gezielte Testtopologie für die IXIA-basierten Benchmarks. Alle Ergebnisse verwenden den von IXIA generierten Datenverkehr für die Ingress-Traffic-Tests und verwenden das Traffic-Tool auf dem Intel FPGA PAC N3000-Host für die Egress-Traffic-Tests, wobei die Ingress- oder Egress-Richtung immer aus der Perspektive des DUT (Intel FPGA PAC N3000 ) Gastgeber. In beiden Fällen beträgt die durchschnittliche Datenverkehrsrate 24 Gbit/s. Dieser Testaufbau bietet eine grundlegende Charakterisierung der PTP-Leistung des Intel FPGA PAC N3000 mit aktiviertem T-TC-Mechanismus und vergleicht ihn mit dem Werks-Image des Nicht-TC Intel FPGA PAC N3000 unter ITU-T G.8275.1 PTP profile.

Topologie für Intel FPGA PAC N3000 Traffic Tests unter IXIA Virtual Grandmaster

Ergebnis des IXIA Verkehrstests

Die folgende Analyse erfasst die PTP-Leistung des TC-fähigen Intel FPGA PAC N3000 unter ein- und ausgehenden Verkehrsbedingungen. In diesem Abschnitt wird das PTP profile G.8275.1 wurde für alle Verkehrstests und die Datenerfassung übernommen.

Größe des Master-Offsets

Die folgende Abbildung zeigt die Größe des vom PTP4l-Slave-Client des Intel FPGA PAC N3000-Hosts beobachteten Master-Offsets als Funktion der verstrichenen Zeit bei eingehendem, ausgehendem und bidirektionalem Datenverkehr (durchschnittlicher Durchsatz von 24.4 Gbit/s).

Mittlere Pfadverzögerung (MPD)

Die folgende Abbildung zeigt die mittlere Pfadverzögerung, berechnet vom PTP4-Slave, der das Intel FPGA PAC N3000 als Netzwerkschnittstellenkarte verwendet, für denselben Test wie in der obigen Abbildung. Die Gesamtdauer jedes der drei Verkehrstests beträgt mindestens 16 Stunden.

Die folgende Tabelle listet die statistische Analyse der drei Verkehrstests auf. Unter einer Verkehrslast nahe der Kanalkapazität behält der PTP4l-Slave, der den Intel FPGA PAC N3000 verwendet, seinen Phasenversatz zum virtuellen Grandmaster von IXIA innerhalb von 53 ns für alle Verkehrstests bei. Außerdem liegt die Standardabweichung der Größe des Master-Offsets unter 5 ns.

Statistische Details zur PTP-Performance

G.8275.1 PTP Profile	Eingehender Datenverkehr (24 Gbit/s)	Ausgehender Datenverkehr (24 Gbit/s)	Bidirektionaler Datenverkehr (24 Gbit/s)
Effektivwert	6.35 ns	8.4 ns	9.2 ns
StdDev (von abs(max) Offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (von MPD)	1.78 ns	2.1 ns	2.38 ns
Max. Offset	36 ns	33 ns	53 ns

 

Die folgenden Zahlen stellen die Größe des Master-Offsets und der mittleren Pfadverzögerung (MPD) bei einem 16-stündigen bidirektionalen 24-Gbit/s-Verkehrstest für verschiedene PTP-Kapselungen dar. Die linken Diagramme in diesen Abbildungen beziehen sich auf PTP-Benchmarks unter IPv4/UDP-Kapselung, während die PTP-Messaging-Kapselung der rechten Diagramme in L2 (raw Ethernet) erfolgt. Die PTP4l-Slave-Leistung ist ziemlich ähnlich, die Worst-Case-Master-Offset-Größe beträgt 53 ns bzw. 45 ns für IPv4/UDP- bzw. L2-Kapselung. Die Standardabweichung des Betragsoffsets beträgt 4.49 ns bzw. 4.55 ns für IPv4/UDP- und L2-Kapselung.

Größe des Master-Offsets

Die folgende Abbildung zeigt die Größe des Master-Offsets bei bidirektionalem Datenverkehr mit 24 Gbit/s, IPv4- (links) und L2-Kapselung (rechts), G8275.1 Profile.

Mittlere Pfadverzögerung (MPD)

Die folgende Abbildung zeigt die mittlere Pfadverzögerung des Intel FPGA PAC N3000-Host-PTP4l-Slaves bei bidirektionalem Datenverkehr mit 24 Gbit/s, IPv4- (links) und L2-Kapselung (rechts), G8275.1 Profile.

Die absoluten Werte der MPD sind kein eindeutiger Hinweis auf die PTP-Konsistenz, da sie von der Länge der Kabel, der Latenz des Datenpfads usw. abhängen. Betrachtet man jedoch die niedrigen MPD-Variationen (2.381 ns bzw. 2.377 ns für IPv4- bzw. L2-Fall), wird deutlich, dass die PTP-MPD-Berechnung über beide Kapselungen hinweg konsistent genau ist. Es überprüft die Konsistenz der PTP-Leistung über beide Kapselungsmodi hinweg. Die Pegeländerung in der berechneten MPD im L2-Diagramm (in der obigen Abbildung, rechtes Diagramm) ist auf den inkrementellen Effekt des angelegten Verkehrs zurückzuführen. Zuerst ist der Kanal im Leerlauf (MPD rms beträgt 55.3 ns), dann wird Eingangsverkehr angelegt (zweiter inkrementeller Schritt, MPD rms beträgt 85.44 ns), gefolgt von gleichzeitigem Ausgangsverkehr, was zu einer berechneten MPD von 108.98 ns führt. Die folgenden Abbildungen überlagern die Größe des Master-Offsets und die berechnete MPD des bidirektionalen Verkehrstests, der sowohl auf einen PTP4-Slave angewendet wird, der das Intel FPGA PAC N3000 mit T-TC-Mechanismus verwendet, als auch auf einen anderen, der das Intel FPGA PACN3000 ohne TC verwendet Funktionalität. Die T-TC Intel FPGA PAC N3000-Tests (orange) beginnen beim Zeitpunkt Null, während der PTP-Test, der das Nicht-TC Intel FPGA PAC N3000 (blau) verwendet, bei etwa T = 2300 Sekunden beginnt.

Größe des Master-Offsets

Die folgende Abbildung zeigt die Größe des Master-Offsets bei eingehendem Datenverkehr (24 Gbit/s) mit und ohne TTC-Unterstützung, G.8275.1 Profile.

In der obigen Abbildung ist die PTP-Leistung des TC-fähigen Intel FPGA PAC N3000 unter Datenverkehr in den ersten 3000 Sekunden ähnlich der des Intel FPGA PAC N2300 ohne TC. Die Wirksamkeit des T-TC-Mechanismus im Intel FPGA PAC N3000 wird im Testsegment (nach der 2300. Sekunde) hervorgehoben, in dem die gleiche Verkehrslast auf die Schnittstellen beider Karten angewendet wird. In ähnlicher Weise werden in der Abbildung unten die MPD-Berechnungen vor und nach dem Anwenden des Verkehrs auf den Kanal beobachtet. Die Wirksamkeit des T-TC-Mechanismus wird durch die Kompensierung der Verweilzeit der Pakete hervorgehoben, die die Paketlatenz durch den FPGA-Pfad zwischen den 25G- und den 40G-MACs darstellt.

Mittlere Pfadverzögerung (MPD)

Die folgende Abbildung zeigt die mittlere Pfadverzögerung des Intel FPGA PAC N3000-Host-PTP4l-Slaves bei eingehendem Datenverkehr (24 Gbit/s) mit und ohne T-TC-Unterstützung, G.8275.1 Profile.

Diese Zahlen zeigen den Servoalgorithmus des PTP4-Slaves, aufgrund der Verweilzeitkorrektur des TC sehen wir kleine Unterschiede in den Berechnungen der durchschnittlichen Pfadverzögerung. Daher wird die Auswirkung der Verzögerungsschwankungen auf die Näherung des Master-Offsets reduziert. Die folgende Tabelle listet die statistische Analyse der PTP-Leistung auf, die den Effektivwert und die Standardabweichung des Master-Offsets, die Standardabweichung der mittleren Pfadverzögerung sowie den Worst-Case-Master-Offset für das Intel FPGA PAC N3000 mit und ohne T- TC-Unterstützung.

Statistische Details zur PTP-Leistung bei eingehendem Datenverkehr

Eingehender Datenverkehr (24 Gbit/s) G.8275.1 PTP Profile	Intel FPGA PAC N3000 mit T-TC	Intel FPGA PAC N3000 ohne T-TC
Effektivwert	6.34 ns	40.5 ns
StdDev (von abs(max) Offset)	3.65 ns	15.5 ns
StdDev (von MPD)	1.79 ns	18.1 ns
Max. Offset	34 ns	143 ns

Ein direkter Vergleich des TC-unterstützten Intel FPGA PAC N3000 mit der Nicht-TC-Version
Zeigt, dass die PTP-Leistung in Bezug auf alle Statistiken 4- bis 6-mal niedriger ist
Metriken (Worst-Case, RMS oder Standardabweichung des Master-Offsets). Der schlimmste Fall
Master-Offset für die G.8275.1 PTP-Konfiguration von T-TC Intel FPGA PAC N3000 ist 34
ns unter Ingress-Traffic-Bedingungen an der Grenze der Kanalbandbreite (24.4 Gbit/s).

lperf3-Verkehrstest

Dieser Abschnitt beschreibt den iperf3-Verkehrs-Benchmarking-Test zur weiteren Bewertung der PTP-Leistung des Intel FPGA PAC N3000. Das iperf3-Tool wurde verwendet, um aktive Verkehrsbedingungen zu emulieren. Die Netzwerktopologie der iperf3-Traffic-Benchmarks, die in der Abbildung unten dargestellt ist, umfasst die Verbindung von zwei Servern, die jeweils eine DUT-Karte (Intel FPGA PAC N3000 und XXV710) verwenden, mit dem Cisco Nexus 93180YC FX-Switch. Der Cisco-Switch fungiert als Boundary Clock (T-BC) zwischen den beiden DUT-PTP-Slaves und dem Calnex Paragon-NEO Grandmaster.

Netzwerktopologie für Intel FPGA PAC N3000 lperf3 Traffic Test

Der PTP4-Ausgang auf jedem der DUT-Hosts liefert Datenmessungen der PTP-Leistung für jedes Slave-Gerät im Setup (Intel FPGA PAC N3000 und XXV710). Für den iperf3-Verkehrstest gelten die folgenden Bedingungen und Konfigurationen für alle Diagramme und Leistungsanalysen:

• 17 Gbit/s aggregierte Bandbreite des Datenverkehrs (sowohl TCP als auch UDP), entweder ausgehend oder eingehender oder bidirektional zu Intel FPGA PAC N3000.
• IPv4-Kapselung von PTP-Paketen aufgrund von Konfigurationseinschränkungen auf dem Cisco Nexus 93180YC-FX-Switch.
• PTP-Nachrichtenaustauschrate auf 8 Pakete/Sekunde begrenzt, aufgrund von Konfigurationsbeschränkungen auf dem Cisco Nexus 93180YC-FX-Switch.

Ergebnis des perf3-Traffic-Tests

Die folgende Analyse erfasst die Leistung der Intel FPGA PAC N3000- und XXV710-Karte, die beide gleichzeitig als Netzwerkschnittstellenkarte von PTP-Slaves (T-TSC) des Calnex Paragon NEO Grandmaster über den T-BC-Cisco-Switch fungieren.

Die folgenden Abbildungen zeigen die Größenordnung von Master-Offset und MPD im Laufe der Zeit für drei verschiedene Verkehrstests unter Verwendung des Intel FPGA PAC N3000 mit T-TC und XXV710-Karte. Bei beiden Karten hat der bidirektionale Datenverkehr die größte Auswirkung auf die PTP4l-Leistung. Die Verkehrstestdauer beträgt 10 Stunden. In den folgenden Abbildungen markiert das Ende des Diagramms einen Zeitpunkt, an dem der Datenverkehr stoppt und die Größe des PTP-Master-Offsets aufgrund des ungenutzten Kanals auf ein niedriges Niveau sinkt.

Größe des Master-Offsets für Intel FPGA PAC N3000

Die folgende Abbildung zeigt die durchschnittliche Pfadverzögerung für Intel FPGA PAC N3000 mit T TC bei eingehendem, ausgehendem und bidirektionalem iperf3-Datenverkehr.

Mittlere Pfadverzögerung (MPD) für Intel FPGA PAC N3000

Die folgende Abbildung zeigt die durchschnittliche Pfadverzögerung für Intel FPGA PAC N3000 mit T TC bei eingehendem, ausgehendem und bidirektionalem iperf3-Datenverkehr.

Größe des Master-Offsets für XXV710

Die folgende Abbildung zeigt die Größe des Master-Offsets für XXV710 unter eingehendem, ausgehendem und bidirektionalem iperf3-Datenverkehr.

Mittlere Pfadverzögerung (MPD) für XXV710

Die folgende Abbildung zeigt die mittlere Pfadverzögerung für XXV710 bei eingehendem, ausgehendem und bidirektionalem iperf3-Datenverkehr.

In Bezug auf die PTP-Leistung des Intel FPGA PAC N3000 liegt der Worst-Case-Master-Offset unter allen Verkehrsbedingungen innerhalb von 90 ns. Unter den gleichen bidirektionalen Verkehrsbedingungen ist der RMS des Intel FPGA PAC N3000 Master-Offsets 5.6-mal besser als der der XXV710-Karte.

	Intel FPGA-PAC N3000			XXV710-Karte
	Eingehender Datenverkehr10 G	Ausgehender Datenverkehr 18G	Bidirektionaler Datenverkehr18 G	Eingehender Datenverkehr18 G	Ausgehender Datenverkehr 10G	Bidirektionaler Datenverkehr18 G
Effektivwert	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (von abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (von MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max. Offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Insbesondere hat der Master-Offset des Intel FPGA PAC N3000 eine geringere Standardabweichung,
mindestens 5x weniger als die XXV710-Karte, bedeutet, dass die PTP-Näherung der
Die Grandmaster-Clock ist weniger empfindlich gegenüber Latenz oder Rauschschwankungen im Datenverkehr
Intel FPGA-PAC N3000.
Im Vergleich zum Ergebnis des IXIA Traffic-Tests auf Seite 5 beträgt die Worst-Case-Größe von
der Master-Offset mit einem T-TC-fähigen Intel FPGA PAC N3000 erscheint höher. Neben
die Unterschiede in der Netzwerktopologie und den Kanalbandbreiten, das liegt an Intel
FPGA PAC N3000 wird unter einem G.8275.1 PTP Pro erfasstfile (16 Hz Synchronisationsrate), während
die Sync-Nachrichtenrate ist in diesem Fall auf 8 Pakete pro Sekunde beschränkt.

Größe des Master-Offset-Vergleichs

Die folgende Abbildung zeigt die Größe des Master-Offset-Vergleichs bei bidirektionalem iperf3-Datenverkehr.

Vergleich der mittleren Pfadverzögerung (MPD).

Die folgende Abbildung zeigt den Vergleich der mittleren Pfadverzögerung bei bidirektionalem iperf3-Datenverkehr.

Die überlegene PTP-Leistung des Intel FPGA PAC N3000 im Vergleich zur XXV710-Karte wird auch durch die offensichtlich höhere Abweichung der berechneten mittleren Pfadverzögerung (MPD) für XXV710 und Intel FPGA PAC N3000 in jedem der gezielten Verkehrstests unterstützt, z example bidirektionaler iperf3-Verkehr. Ignorieren Sie den Mittelwert in jedem MPD-Fall, der aus einer Reihe von Gründen unterschiedlich sein kann, z. B. unterschiedliche Ethernet-Kabel und unterschiedliche Core-Latenz. Die beobachtete Ungleichheit und Spitze der Werte für die XXV710-Karte sind im Intel FPGA PAC N3000 nicht vorhanden.

Effektivwert von 8 aufeinanderfolgenden Master-Offset-Vergleichen

Abschluss

Der FPGA-Datenpfad zwischen QSFP28 (25G MAC) und Intel XL710 (40G MAC) fügt eine variable Paketlatenz hinzu, die die Annäherungsgenauigkeit des PTP-Slaves beeinflusst. Das Hinzufügen der Transparent Clock (T-TC)-Unterstützung in der FPGA-Soft-Logik des Intel FPGA PAC N3000 bietet eine Kompensation dieser Paketlatenz, indem ihre Verweilzeit im Korrekturfeld von gekapselten PTP-Nachrichten angehängt wird. Die Ergebnisse bestätigen, dass der T-TC-Mechanismus die Genauigkeitsleistung des PTP4-Slaves verbessert.

Außerdem zeigt das IXIA Traffic Testergebnis auf Seite 5, dass die T-TC-Unterstützung im FPGA-Datenpfad die PTP-Leistung im Vergleich zum Intel FPGA PAC N4 ohne T-TC-Unterstützung um mindestens das Vierfache verbessert. Das Intel FPGA PAC N3000 mit T-TC weist einen Worst-Case-Master-Offset von 3000 ns bei Ingress-, Egress- oder bidirektionalen Verkehrslasten an der Grenze der Kanalkapazität (53 Gbit/s) auf. Daher ist die Leistung des Intel FPGA PAC N25 PTP mit T-TC-Unterstützung sowohl genauer als auch weniger anfällig für Rauschschwankungen.

Im lperf3-Verkehrstest auf Seite 10 wird die PTP-Leistung des Intel FPGA PAC N3000 mit aktiviertem T-TC mit einer XXV710-Karte verglichen. Dieser Test erfasste die PTP4l-Daten für beide Slave-Uhren unter eingehendem oder ausgehendem Datenverkehr, der zwischen den beiden Hosts der Intel FPGA PAC N3000- und XXV710-Karte ausgetauscht wird. Der Worst-Case-Master-Offset, der beim Intel FPGA PAC N3000 beobachtet wird, ist mindestens 5-mal niedriger als bei der XXV710-Karte. Auch die Standardabweichung der erfassten Offsets beweist, dass die T-TC-Unterstützung des Intel FPGA PAC N3000 eine glattere Annäherung an die Uhr des Grandmasters ermöglicht.

Um die PTP-Leistung des Intel FPGA PAC N3000 weiter zu validieren, umfassen die potenziellen Testoptionen:

• Validierung unter verschiedenen PTP profiles und Nachrichtenraten für mehr als eine Ethernet-Verbindung.
• Bewertung des lperf3-Verkehrstests auf Seite 10 mit einem fortschrittlicheren Switch, der höhere PTP-Nachrichtenraten ermöglicht.
• Bewertung der T-SC-Funktionalität und ihrer PTP-Timing-Genauigkeit unter G.8273.2 Conformance Testing.

Revisionshistorie des Dokuments für den IEEE 1588 V2-Test

 

Dokumentieren Version	Änderungen
2020.05.30	Erstveröffentlichung.

 

Dokumente / Ressourcen

Intel FPGA programmierbare Beschleunigungskarte N3000 [pdf] Benutzerhandbuch Programmierbare FPGA-Beschleunigungskarte, N3000, programmierbare Beschleunigungskarte N3000, programmierbare FPGA-Beschleunigungskarte N3000, FPGA, IEEE 1588 V2-Test

Verweise

• Bedienungsanleitung