intel FPGA Programmable Akselerasi Card N3000 Pandhuan pangguna

Pambuka

Latar mburi

Intel FPGA Programmable Acceleration Card N3000 ing jaringan akses radio virtual (vRAN) mbutuhake dhukungan kanggo IEEE1588v2 minangka Protokol Wektu Presisi (PTP) Telecom Slave Clocks (T-TSC) kanggo jadwal tugas piranti lunak kanthi tepat. Intel Ethernet Controller XL710 ing Intel® FPGA PAC N3000 nyedhiyakake dhukungan IEEE1588v2. Nanging, path data FPGA ngenalake jitter sing mengaruhi kinerja PTP. Nambahake sirkuit jam transparan (T-TC) ngidini Intel FPGA PAC N3000 kanggo ngimbangi latensi internal FPGA lan nyuda efek jitter, sing ngidini T-TSC ngira-ngira Wektu Grandmaster (ToD) kanthi efisien.

Tujuane

Tes iki validasi panggunaan Intel FPGA PAC N3000 minangka budak IEEE1588v2 ing Open Radio Access Network (O-RAN). Dokumen iki nerangake:

• Tes persiyapan
• Proses verifikasi
• Evaluasi kinerja mekanisme jam transparan ing jalur FPGA Intel FPGA PAC N3000
• Kinerja PTP Intel FPGA PAC N3000 Kinerja Intel FPGA PAC N3000 sing ndhukung jam transparan yaiku
  dibandhingake karo Intel FPGA PAC N3000 tanpa jam transparan uga karo kertu Ethernet liyane XXV710 ing macem-macem kahanan lalu lintas lan konfigurasi PTP.

Fitur lan Watesan

Fitur lan watesan validasi kanggo dhukungan Intel FPGA PAC N3000 IEEE1588v2 kaya ing ngisor iki:

• Tumpukan piranti lunak digunakake: Linux PTP Project (PTP4l)
• Ndhukung pro telekomunikasi ing ngisor ikifiles:
  •  1588v2 (standar)
  • G.8265.1
  • G.8275.1
• Ndhukung jam budak PTP loro-langkah.

Intel Corporation. Kabeh hak dilindhungi undhang-undhang. Intel, logo Intel, lan merek Intel liyane minangka merek dagang saka Intel Corporation utawa anak perusahaan. Intel njamin kinerja produk FPGA lan semikonduktor kanggo specifications saiki miturut babar pisan standar Intel, nanging nduweni hak kanggo owah-owahan ing sembarang produk lan layanan ing sembarang wektu tanpa kabar. Intel ora tanggung jawab utawa tanggung jawab sing muncul saka aplikasi utawa panggunaan informasi, produk, utawa layanan sing diterangake ing kene kajaba sing disepakati kanthi tinulis dening Intel. Pelanggan Intel disaranake njupuk versi paling anyar saka spesifikasi piranti sadurunge ngandelake informasi sing diterbitake lan sadurunge nggawe pesenan kanggo produk utawa layanan. * Jeneng lan merek liyane bisa uga diklaim minangka properti wong liya.

• Ndhukung mode multicast end-to-end.
• Ndhukung frekuensi pertukaran pesen PTP nganti 128 Hz.
  • Iki minangka watesan rencana validasi lan Grandmaster sing digunakake. Konfigurasi PTP sing luwih dhuwur tinimbang 128 paket per detik kanggo pesen PTP bisa uga.
• Amarga watesan saka Cisco * Nexus * ngalih 93180YC-FX digunakake ing persiyapan validasi, asil kinerja ing kahanan lalu lintas iperf3 nuduhake kurs pesen PTP 8 Hz.
• Dhukungan enkapsulasi:
  • Transportasi liwat L2 (Ethernet mentah) lan L3 (UDP/IPv4/IPv6)
    Cathetan: Ing dokumen iki, kabeh asil nggunakake link Ethernet 25Gbps siji.

Piranti lan Versi Driver

piranti	Versi
BIOS	Papan Server Intel S2600WF 00.01.0013
OS	CentOS 7.6
Kernel	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane Development Kit (DPDK)	18.08
Intel C Compiler	19.0.3
Intel XL710 Driver (i40e driver)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 Uji Lalu Lintas IXIA

Set pisanan saka pathokan kinerja PTP kanggo Intel FPGA PAC N3000 nggunakke solusi IXIA* kanggo jaringan lan testing kesesuaian PTP. Kothak sasis IXIA XGS2 kalebu kertu IXIA 40 PORT NOVUS-R100GE8Q28 lan IxExplorer sing menehi antarmuka grafis kanggo nyetel PTP Grandmaster virtual menyang DUT (Intel FPGA PAC N3000) liwat siji 25 Gbps sambungan Ethernet langsung. Diagram blok ing ngisor iki nggambarake topologi tes sing ditargetake kanggo benchmark adhedhasar IXIA. Kabeh asil nggunakake lalu lintas sing digawe IXIA kanggo tes lalu lintas ingress lan nggunakake alat trafgen ing host Intel FPGA PAC N3000 kanggo tes lalu lintas egress, ing ngendi arah ingress utawa egress tansah saka perspektif DUT (Intel FPGA PAC N3000 ) tuan rumah. Ing kasus kasebut, tingkat lalu lintas rata-rata yaiku 24 Gbps. Persiyapan tes iki nyedhiyakake karakterisasi dasar kinerja PTP Intel FPGA PAC N3000 kanthi mekanisme T-TC sing diaktifake, uga mbandhingake karo gambar pabrik Intel FPGA PAC N3000 non-TC ing ITU-T G.8275.1 PTP profile.

Topologi kanggo Tes Lalu Lintas Intel FPGA PAC N3000 ing Grandmaster Virtual IXIA

Hasil Uji Lalu Lintas IXIA

Analisis ing ngisor iki njupuk kinerja PTP saka Intel FPGA PAC N3000 TC-aktif ing kahanan lalu lintas ingress lan egress. Ing bagean iki, PTP profile G.8275.1 wis diadopsi kanggo kabeh tes lalu lintas lan koleksi data.

Magnitudo Master Offset

Tokoh ing ngisor iki nuduhake gedhene offset master diamati dening klien abdi PTP4l saka host Intel FPGA PAC N3000 minangka fungsi wektu liwati ing ingress, egress lan lalu lintas bidirectional (rata-rata throughput 24.4Gbps).

Rata-rata Path Delay (MPD)

Tokoh ing ngisor iki nuduhake wektu tundha path tegese, minangka diwilang dening abdi PTP4 sing nggunakake Intel FPGA PAC N3000 minangka kertu antarmuka jaringan, kanggo test padha tokoh ndhuwur. Durasi total saben telung tes lalu lintas paling sethithik 16 jam.

Tabel ing ngisor iki nampilake analisis statistik saka telung tes lalu lintas. Ing beban lalu lintas cedhak kapasitas saluran, abdi PTP4l sing nggunakake Intel FPGA PAC N3000 njaga phase offset kanggo grandmaster virtual IXIA ing 53 ns kanggo kabeh tes lalu lintas. Kajaba iku, standar deviasi saka magnitudo offset master ngisor 5 ns.

Rincian Statistik babagan Kinerja PTP

G.8275.1 PTP Profile	Lalu Lintas Ingress (24Gbps)	Lalu Lintas Egress (24Gbps)	Lalu Lintas Dua Arah (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (saka abs(maks) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (saka MPD)	1.78 ns	2.1 ns	2.38 ns
Max offset	36 ns	33 ns	53 ns

 

Tokoh ing ngisor iki makili gedhene saka offset master lan wektu tundha path tegese (MPD), ing 16-jam dawa 24 Gbps test lalu lintas bidirectional kanggo encapsulations PTP beda. Grafik kiwa ing tokoh kasebut nuduhake pathokan PTP ing encapsulation IPv4/UDP, dene enkapsulasi pesen PTP saka grafik tengen ana ing L2 (Ethernet mentah). Kinerja budak PTP4l cukup padha, magnitudo offset master paling awon yaiku 53 ns lan 45 ns kanggo enkapsulasi IPv4 / UDP lan L2. Panyimpangan standar saka magnitudo offset yaiku 4.49 ns lan 4.55 ns kanggo enkapsulasi IPv4 / UDP lan L2.

Magnitudo Master Offset

Tokoh ing ngisor iki nuduhake magnitudo master offset ing lalu lintas bidirectional 24 Gbps, IPv4 (kiwa) lan L2 (tengen) enkapsulasi, G8275.1 Profile.

Rata-rata Path Delay (MPD)

Tokoh ing ngisor iki nuduhake wektu tundha dalan rata-rata saka Intel FPGA PAC N3000 inang PTP4l ing lalu lintas bidirectional 24 Gbps, IPv4 (kiwa) lan L2 (tengen) enkapsulasi, G8275.1 Profile.

Nilai absolut saka MPD ora minangka indikasi sing jelas babagan konsistensi PTP, amarga gumantung saka kabel dawa, latensi jalur data lan liya-liyane; Nanging, katon ing variasi MPD kurang (2.381 ns lan 2.377 ns kanggo IPv4 lan L2 cilik, mungguh) ndadekake ketok sing PTP MPD pitungan konsisten akurat antarane loro enkapsulasi. Iki verifikasi konsistensi kinerja PTP ing loro mode enkapsulasi. Owah-owahan level ing MPD sing diwilang ing grafik L2 (ing gambar ndhuwur, grafik tengen) amarga efek tambahan saka lalu lintas sing ditrapake. Kaping pisanan, saluran kasebut ora aktif (MPD rms yaiku 55.3 ns), banjur lalu lintas ingress ditrapake (langkah tambahan kapindho, MPD rms yaiku 85.44 ns), diikuti dening lalu lintas egress simultaneous, ngasilake MPD sing diitung saka 108.98 ns. Tokoh ing ngisor iki overlay magnitudo master offset lan MPD diitung saka test lalu lintas bidirectional sing ditrapake kanggo budak PTP4l nggunakake Intel FPGA PAC N3000 kanthi mekanisme T-TC, uga kanggo liyane sing nggunakake Intel FPGA PACN3000 tanpa TC fungsi. Tes T-TC Intel FPGA PAC N3000 (oranye) diwiwiti saka wektu nol, nalika tes PTP sing nggunakake non-TC Intel FPGA PAC N3000 (biru) diwiwiti sekitar T = 2300 detik.

Magnitudo Master Offset

Tokoh ing ngisor iki nuduhake magnitudo master offset ing lalu lintas Ingress (24 Gbps), kanthi lan tanpa dhukungan TTC, G.8275.1 Profile.

Ing tokoh ndhuwur, kinerja PTP saka TC-aktif Intel FPGA PAC N3000 ing lalu lintas padha karo non-TC Intel FPGA PAC N3000 kanggo pisanan 2300 detik. Efektivitas mekanisme T-TC ing Intel FPGA PAC N3000 disorot ing bagean tes (sawise detik 2300) ing ngendi beban lalu lintas sing padha ditrapake ing antarmuka loro kertu kasebut. Kajaba ing gambar ing ngisor iki, petungan MPD diamati sadurunge lan sawise ngetrapake lalu lintas ing saluran kasebut. Efektivitas mekanisme T-TC disorot kanggo ngimbangi wektu panggonan paket yaiku latensi paket liwat jalur FPGA antarane 25G lan 40G MAC.

Rata-rata Path Delay (MPD)

Tokoh ing ngisor iki nuduhake wektu tundha path rata-rata saka Intel FPGA PAC N3000 inang PTP4l abdi ing lalu lintas Ingress (24 Gbps), karo lan tanpa support T-TC, G.8275.1 Profile.

Iki tokoh nuduhake algoritma servo abdi PTP4l, amarga koreksi wektu panggonan TC, kita waca beda cilik ing rata-rata petungan tundha path. Mulane, impact fluktuasi wektu tundha ing master offset approximation suda. Tabel ing ngisor iki nampilake analisis statistik babagan kinerja PTP, sing kalebu RMS lan standar deviasi master offset, standar deviasi rata-rata wektu tundha, uga paling awon master offset kanggo Intel FPGA PAC N3000 kanthi lan tanpa T- Dhukungan TC.

Rincian Statistik babagan Kinerja PTP Ing Lalu Lintas Ingress

Lalu Lintas Ingress (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 karo T-TC	Intel FPGA PAC N3000 tanpa T-TC
RMS	6.34 ns	40.5 ns
StdDev (saka abs(maks) offset)	3.65 ns	15.5 ns
StdDev (saka MPD)	1.79 ns	18.1 ns
Max offset	34 ns	143 ns

A comparison langsung TC-didhukung Intel FPGA PAC N3000 kanggo versi non-TC
Nuduhake manawa kinerja PTP 4x nganti 6x luwih murah tinimbang statistik
metrik (kasus paling awon, RMS utawa standar deviasi master offset). Kasus paling awon
master offset kanggo konfigurasi G.8275.1 PTP saka T-TC Intel FPGA PAC N3000 yaiku 34
ns ing kahanan lalu lintas mlebu ing watesan bandwidth saluran (24.4Gbps).

lperf3 Test Lalu Lintas

Bagean iki njlèntrèhaké test benchmarking lalu lintas iperf3 kanggo luwih ngevaluasi kinerja PTP saka Intel FPGA PAC N3000. Alat iperf3 wis digunakake kanggo niru kahanan lalu lintas sing aktif. Topologi jaringan saka pathokan lalu lintas iperf3, ditampilake ing tokoh ngisor, melu sambungan saka loro server, saben nggunakake kertu DUT (Intel FPGA PAC N3000 lan XXV710), kanggo Cisco Nexus 93180YC FX ngalih. Ngalih Cisco tumindak minangka Jam Wates (T-BC) antarane loro abdi DUT PTP lan Calnex Paragon-NEO Grandmaster.

Topologi jaringan kanggo Intel FPGA PAC N3000 lperf3 Test Lalu Lintas

Output PTP4l ing saben host DUT nyedhiyakake pangukuran data kinerja PTP kanggo saben piranti budak ing persiyapan (Intel FPGA PAC N3000 lan XXV710). Kanggo tes lalu lintas iperf3, kahanan lan konfigurasi ing ngisor iki ditrapake kanggo kabeh grafik lan analisis kinerja:

• Bandwidth lalu lintas gabungan 17 Gbps (loro TCP lan UDP), metu utawa mlebu utawa loro arah menyang Intel FPGA PAC N3000.
• IPv4 enkapsulasi paket PTP, amarga watesan konfigurasi ing Cisco Nexus 93180YC-FX ngalih.
• Nilai tukar pesen PTP diwatesi kanggo 8 paket / detik, amarga watesan konfigurasi ing Cisco Nexus 93180YC-FX ngalih.

perf3 Hasil Tes Lalu Lintas

Analisis ing ngisor iki njupuk kinerja Intel FPGA PAC N3000 lan kertu XXV710, loro bebarengan tumindak minangka kertu antarmuka jaringan babu PTP (T-TSC) Calnex Paragon NEO Grandmaster liwat switch T-BC Cisco.

Tokoh ing ngisor iki nuduhake magnitudo master offset lan MPD liwat wektu kanggo telung tes lalu lintas beda nggunakake Intel FPGA PAC N3000 karo kertu T-TC lan XXV710. Ing loro kertu kasebut, lalu lintas bidirectional duwe pengaruh paling gedhe ing kinerja PTP4l. Durasi tes lalu lintas yaiku 10 jam. Ing tokoh ing ngisor iki, buntut grafik nandhani titik ing wektu nalika lalu lintas mandheg lan magnitudo master offset PTP mudhun nganti tingkat sing kurang, amarga saluran nganggur.

Magnitudo Master Offset kanggo Intel FPGA PAC N3000

Tokoh ing ngisor iki nuduhake wektu tundha dalan rata-rata kanggo Intel FPGA PAC N3000 karo T TC, ing ingress, egress lan lalu lintas iperf3 bidirectional.

Tegese Path Tundha (MPD) kanggo Intel FPGA PAC N3000

Tokoh ing ngisor iki nuduhake wektu tundha dalan rata-rata kanggo Intel FPGA PAC N3000 karo T TC, ing ingress, egress lan lalu lintas iperf3 bidirectional.

Magnitudo Master Offset kanggo XXV710

Tokoh ing ngisor iki nuduhake magnitudo master offset kanggo XXV710, ing ingress, egress lan lalu lintas iperf3 bidirectional.

Tegese Path Tundha (MPD) kanggo XXV710

Tokoh ing ngisor iki nuduhake wektu tundha path rata-rata kanggo XXV710, ing ingress, egress lan lalu lintas iperf3 bidirectional.

Babagan kinerja Intel FPGA PAC N3000 PTP, offset master paling awon ing kahanan lalu lintas ing 90 ns. Nalika ing kahanan lalu lintas bidirectional padha, RMS saka Intel FPGA PAC N3000 ngimbangi master 5.6x luwih saka kertu XXV710.

	Intel FPGA PAC N3000			Kertu XXV710
	Lalu Lintas Ingress10G	Lintas Egress 18G	Lintas loro arah18G	Lalu Lintas Ingress18G	Lintas Egress 10G	Lintas loro arah18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(saka abs(maks) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (saka MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Utamane, offset master saka Intel FPGA PAC N3000 nduweni standar deviasi sing luwih murah,
paling 5x kurang saka kertu XXV710, nuduhake yen PTP kira-kira
Jam Grandmaster kurang sensitif marang latensi utawa variasi swara ing lalu lintas ing
Intel FPGA PAC N3000.
Yen dibandhingake karo Asil Tes Lalu Lintas IXIA ing kaca 5, gedhene kasus paling awon
master nutup kerugian karo T-TC aktif Intel FPGA PAC N3000 katon luwih. Kajaba iku
beda ing topologi jaringan lan bandwidth saluran, iki amarga Intel
FPGA PAC N3000 dijupuk ing G.8275.1 PTP profile (16 tingkat sinkronisasi Hz), nalika
tingkat pesen sinkronisasi ing kasus iki diwatesi ing 8 paket per detik.

Magnitudo Master Offset Comparison

Tokoh ing ngisor iki nuduhake gedhene perbandingan master offset ing lalu lintas iperf3 bidirectional.

Tegese Path Tundha (MPD) Comparison

Tokoh ing ngisor iki nuduhake rata-rata bandhingan wektu tundha ing lalu lintas iperf3 bidirectional.

Kinerja PTP sing unggul saka Intel FPGA PAC N3000, yen dibandhingake karo kertu XXV710, uga didhukung dening panyimpangan sing luwih dhuwur saka penundaan jalur rata-rata (MPD) sing diwilang kanggo XXV710 lan Intel FPGA PAC N3000 ing saben tes lalu lintas sing ditargetake, kanggo examplalu lintas iperf3 bidirectional. Nglirwakake nilai rata-rata ing saben kasus MPD, sing bisa beda amarga sawetara alasan, kayata kabel Ethernet sing beda lan latensi inti sing beda. Disparity diamati lan spike ing Nilai kanggo kertu XXV710 ora ana ing Intel FPGA PAC N3000.

RMS saka 8 Consecutive Master Offset Comparison

Kesimpulan

Path data FPGA antarane QSFP28 (25G MAC) lan Intel XL710 (40G MAC) nambah latensi paket variabel kang mengaruhi akurasi panyerakan saka PTP Abdi. Nambahake dhukungan Jam Transparan (T-TC) ing logika alus FPGA saka Intel FPGA PAC N3000 menehi ganti rugi saka latensi paket iki kanthi nambahake wektu panggonan ing kolom koreksi pesen PTP sing dienkapsulasi. Asil konfirmasi sing mekanisme T-TC nambah kinerja akurasi abdi PTP4l.

Uga, Asil Tes Lalu Lintas IXIA ing kaca 5 nuduhake manawa dhukungan T-TC ing jalur data FPGA nambah kinerja PTP paling sethithik 4x, yen dibandhingake karo Intel FPGA PAC N3000 tanpa dhukungan T-TC. Intel FPGA PAC N3000 karo T-TC menehi offset master paling awon 53 ns ing ingress, egress utawa lalu lintas loro arah ing watesan kapasitas saluran (25 Gbps). Mula, kanthi dhukungan T-TC, kinerja Intel FPGA PAC N3000 PTP luwih akurat lan kurang rentan kanggo variasi swara.

Ing Test Lalu Lintas lperf3 ing kaca 10, kinerja PTP saka Intel FPGA PAC N3000 karo T-TC aktif dibandhingake karo kertu XXV710. Tes iki njupuk data PTP4l kanggo loro jam budak ing lalu lintas ingress utawa egress sing diijolke antarane loro host kertu Intel FPGA PAC N3000 lan XXV710. Offset master paling awon sing diamati ing Intel FPGA PAC N3000 paling sethithik 5x luwih murah tinimbang kertu XXV710. Kajaba iku, panyimpangan standar saka offset sing dijupuk uga mbuktekake manawa dhukungan T-TC saka Intel FPGA PAC N3000 ngidini perkiraan jam Grandmaster sing luwih lancar.

Kanggo luwih validasi kinerja PTP saka Intel FPGA PAC N3000, opsi tes potensial kalebu:

• Validasi miturut PTP pro bedafiles lan tarif pesen kanggo luwih saka siji pranala Ethernet.
• Evaluasi Test Lintas lperf3 ing kaca 10 kanthi saklar sing luwih maju sing ngidini tarif pesen PTP luwih dhuwur.
• Evaluasi fungsi T-SC lan akurasi wektu PTP miturut G.8273.2 Testing Conformance.

Riwayat Revisi Dokumen kanggo Tes IEEE 1588 V2

 

Dokumen Versi	Owah-owahan
2020.05.30	Rilis wiwitan.

 

Dokumen / Sumber Daya

intel FPGA Programmable Akselerasi Card N3000 [pdf] Pandhuan pangguna FPGA Programmable Acceleration Card, N3000, Programmable Acceleration Card N3000, FPGA Programmable Acceleration Card N3000, FPGA, IEEE 1588 V2 Test

Referensi

• Manual pangguna