Instrukcja obsługi programowalnej karty akceleracyjnej intel FPGA N3000

Wstęp

Tło

Programowalna karta akceleracyjna Intel FPGA N3000 w zwirtualizowanej sieci dostępu radiowego (vRAN) wymaga obsługi protokołu IEEE1588v2 jako zegarów telekomunikacyjnych (T-TSC) protokołu Precision Time Protocol (PTP), aby odpowiednio zaplanować zadania oprogramowania. Kontroler Intel Ethernet XL710 w Intel® FPGA PAC N3000 zapewnia obsługę IEEE1588v2. Jednakże ścieżka danych FPGA wprowadza drgania, które wpływają na wydajność PTP. Dodanie przezroczystego obwodu zegara (T-TC) umożliwia układowi Intel FPGA PAC N3000 kompensację wewnętrznego opóźnienia FPGA i łagodzenie skutków jittera, co umożliwia T-TSC efektywne przybliżanie pory dnia (ToD) arcymistrza.

Cel

Testy te potwierdzają wykorzystanie układu Intel FPGA PAC N3000 jako urządzenia podrzędnego IEEE1588v2 w sieci Open Radio Access Network (O-RAN). W tym dokumencie opisano:

• Konfiguracja testowa
• Proces weryfikacji
• Ocena wydajności przezroczystego mechanizmu zegarowego w ścieżce FPGA procesora Intel FPGA PAC N3000
• Wydajność PTP układu Intel FPGA PAC N3000 Wydajność układu Intel FPGA PAC N3000 obsługującego przezroczysty zegar wynosi
  w porównaniu z kartą Intel FPGA PAC N3000 bez przezroczystego zegara, a także z inną kartą Ethernet XXV710 w różnych warunkach ruchu i konfiguracjach PTP.

Funkcje i ograniczenia

Funkcje i ograniczenia walidacji obsługi Intel FPGA PAC N3000 IEEE1588v2 są następujące:

• Wykorzystany stos oprogramowania: Linux PTP Project (PTP4l)
• Obsługuje następujące rozwiązania telekomunikacyjnefiles:
  •  1588v2 (domyślnie)
  • G.8265.1
  • G.8275.1
• Obsługuje dwustopniowy zegar podrzędny PTP.

Korporacja intelektualna. Wszelkie prawa zastrzeżone. Intel, logo Intel i inne znaki Intel są znakami towarowymi firmy Intel Corporation lub jej podmiotów zależnych. Firma Intel gwarantuje wydajność swoich produktów FPGA i półprzewodników zgodnie z aktualnymi specyfikacjami zgodnie ze standardową gwarancją firmy Intel, ale zastrzega sobie prawo do wprowadzania zmian w dowolnych produktach i usługach w dowolnym czasie bez powiadomienia. Firma Intel nie ponosi żadnej odpowiedzialności wynikającej z zastosowania lub wykorzystania jakichkolwiek informacji, produktów lub usług opisanych w niniejszym dokumencie, z wyjątkiem przypadków wyraźnie uzgodnionych na piśmie przez firmę Intel. Klienci firmy Intel powinni uzyskać najnowszą wersję specyfikacji urządzeń przed poleganiem na jakichkolwiek opublikowanych informacjach oraz przed złożeniem zamówienia na produkty lub usługi. *Inne nazwy i marki mogą być przedmiotem praw osób trzecich.

• Obsługuje tryb multiemisji typu end-to-end.
• Obsługuje częstotliwość wymiany komunikatów PTP do 128 Hz.
  • Jest to ograniczenie planu walidacji i zatrudnionego Arcymistrza. Możliwe mogą być konfiguracje PTP z szybkością większą niż 128 pakietów na sekundę dla wiadomości PTP.
• Ze względu na ograniczenia przełącznika Cisco* Nexus* 93180YC-FX użytego w konfiguracji sprawdzania poprawności, wyniki wydajności w warunkach ruchu iperf3 odnoszą się do szybkości wymiany komunikatów PTP wynoszącej 8 Hz.
• Obsługa enkapsulacji:
  • Transport przez L2 (surowy Ethernet) i L3 (UDP/IPv4/IPv6)
    Notatka: W tym dokumencie wszystkie wyniki wykorzystują pojedyncze łącze Ethernet 25 Gb/s.

Narzędzia i wersje sterowników

 Test ruchu IXIA

Pierwszy zestaw testów porównawczych wydajności PTP dla Intel FPGA PAC N3000 wykorzystuje rozwiązanie IXIA* do testowania zgodności sieci i PTP. Obudowa IXIA XGS2 zawiera kartę IXIA 40 PORT NOVUS-R100GE8Q28 i IxExplorer, który zapewnia interfejs graficzny do konfiguracji wirtualnego arcymistrza PTP w urządzeniu DUT (Intel FPGA PAC N3000) za pośrednictwem pojedynczego bezpośredniego połączenia Ethernet 25 Gb/s. Poniższy schemat blokowy ilustruje ukierunkowaną topologię testowania dla testów porównawczych opartych na IXIA. Wszystkie wyniki wykorzystują ruch generowany przez IXIA do testów ruchu przychodzącego i wykorzystują narzędzie trafgen na hoście Intel FPGA PAC N3000 do testów ruchu wychodzącego, gdzie kierunek wejścia lub wyjścia jest zawsze z perspektywy DUT (Intel FPGA PAC N3000 ) gospodarz. W obu przypadkach średni ruch wynosi 24 Gb/s. Ta konfiguracja testowa zapewnia podstawową charakterystykę wydajności PTP procesora Intel FPGA PAC N3000 z włączonym mechanizmem T-TC, a także porównanie go z obrazem fabrycznym procesora Intel FPGA PAC N3000 bez obsługi TC pod kontrolą ITU-T G.8275.1 PTP profile.

Topologia testów ruchu Intel FPGA PAC N3000 w ramach IXIA Virtual Grandmaster

Wynik testu ruchu IXIA

Poniższa analiza przedstawia wydajność PTP układu Intel FPGA PAC N3000 z obsługą TC w warunkach ruchu przychodzącego i wychodzącego. W tej sekcji PTP profile Do wszystkich testów ruchu i gromadzenia danych przyjęto standard G.8275.1.

Wielkość przesunięcia głównego

Poniższy rysunek przedstawia wielkość przesunięcia głównego obserwowaną przez klienta podrzędnego PTP4l hosta Intel FPGA PAC N3000 jako funkcję czasu, jaki upłynął w przypadku ruchu przychodzącego, wychodzącego i dwukierunkowego (średnia przepustowość 24.4 Gb/s).

Średnie opóźnienie ścieżki (MPD)

Poniższy rysunek przedstawia średnie opóźnienie ścieżki obliczone przez urządzenie podrzędne PTP4 korzystające z karty Intel FPGA PAC N3000 jako karty interfejsu sieciowego, dla tego samego testu, co na powyższym rysunku. Całkowity czas trwania każdego z trzech testów ruchu drogowego wynosi co najmniej 16 godzin.

Poniższa tabela zawiera analizę statystyczną trzech testów ruchu. Przy obciążeniu ruchem zbliżonym do przepustowości kanału, urządzenie podrzędne PTP4l korzystające z układu Intel FPGA PAC N3000 utrzymuje przesunięcie fazowe w stosunku do wirtualnego arcymistrza IXIA w ciągu 53 ns dla wszystkich testów ruchu. Ponadto odchylenie standardowe wielkości przesunięcia głównego jest mniejsze niż 5 ns.

Szczegóły statystyczne dotyczące wydajności PTP

Poniższe liczby przedstawiają wielkość przesunięcia głównego i średnie opóźnienie ścieżki (MPD) w 16-godzinnym teście dwukierunkowego ruchu 24 Gb/s dla różnych enkapsulacji PTP. Lewe wykresy na tych rysunkach odnoszą się do testów porównawczych PTP w ramach enkapsulacji IPv4/UDP, podczas gdy enkapsulacja komunikatów PTP na prawych wykresach dotyczy warstwy L2 (surowy Ethernet). Wydajność modułu slave PTP4l jest dość podobna, w najgorszym przypadku wielkość przesunięcia głównego wynosi odpowiednio 53 ns i 45 ns dla enkapsulacji IPv4/UDP i L2. Odchylenie standardowe przesunięcia wielkości wynosi odpowiednio 4.49 ns i 4.55 ns dla enkapsulacji IPv4/UDP i L2.

Wielkość przesunięcia głównego

Poniższy rysunek przedstawia wielkość przesunięcia głównego w ruchu dwukierunkowym 24 Gb/s, enkapsulacji IPv4 (po lewej) i L2 (po prawej), G8275.1 Profile.

Średnie opóźnienie ścieżki (MPD)

Poniższy rysunek przedstawia średnie opóźnienie ścieżki hosta Intel FPGA PAC N3000, urządzenie podrzędne PTP4l przy ruchu dwukierunkowym 24 Gb/s, enkapsulacja IPv4 (po lewej) i L2 (po prawej), G8275.1 Profile.

Wartości bezwzględne MPD nie są wyraźnym wskaźnikiem spójności PTP, ponieważ zależą od długości kabli, opóźnienia ścieżki danych i tak dalej; jednak patrząc na niskie różnice MPD (odpowiednio 2.381 ns i 2.377 ns dla przypadku IPv4 i L2) staje się oczywiste, że obliczenia MPD PTP są niezmiennie dokładne w obu enkapsulacjach. Sprawdza spójność wydajności PTP w obu trybach enkapsulacji. Zmiana poziomu obliczonego MPD na wykresie L2 (na powyższym rysunku, prawy wykres) wynika z przyrostowego efektu zastosowanego ruchu. Po pierwsze, kanał jest bezczynny (MPD rms wynosi 55.3 ns), następnie stosowany jest ruch przychodzący (drugi krok przyrostowy, MPD rms wynosi 85.44 ns), po którym następuje jednoczesny ruch wychodzący, w wyniku czego obliczony MPD wynosi 108.98 ns. Poniższe liczby przedstawiają wielkość przesunięcia głównego i obliczony MPD testu ruchu dwukierunkowego zastosowanego zarówno w przypadku urządzenia podrzędnego PTP4l wykorzystującego procesor Intel FPGA PAC N3000 z mechanizmem T-TC, jak i innego urządzenia wykorzystującego procesor Intel FPGA PACN3000 bez TC funkcjonalność. Testy T-TC Intel FPGA PAC N3000 (pomarańczowy) rozpoczynają się od czasu zero, podczas gdy test PTP wykorzystujący procesor Intel FPGA PAC N3000 inny niż TC (niebieski) rozpoczyna się około T = 2300 sekund.

Wielkość przesunięcia głównego

Poniższy rysunek przedstawia wielkość przesunięcia głównego w ruchu przychodzącym (24 Gb/s), z obsługą TTC i bez niej, G.8275.1 Profile.

Na powyższym rysunku wydajność PTP procesora Intel FPGA PAC N3000 z obsługą TC w ruchu jest podobna do wydajności procesora Intel FPGA PAC N3000 bez obsługi TC przez pierwsze 2300 sekund. Skuteczność mechanizmu T-TC w Intel FPGA PAC N3000 uwydatnia się w segmencie testu (po 2300 sekundzie), w którym na interfejsy obu kart przykładane jest jednakowe obciążenie ruchem. Podobnie na poniższym rysunku przedstawiono obliczenia MPD przed i po zastosowaniu ruchu na kanale. Skuteczność mechanizmu T-TC jest podkreślana w kompensowaniu czasu przebywania pakietów, czyli opóźnienia pakietu na ścieżce FPGA pomiędzy adresami MAC 25G i 40G.

Średnie opóźnienie ścieżki (MPD)

Poniższy rysunek przedstawia średnie opóźnienie ścieżki hosta Intel FPGA PAC N3000 PTP4l slave w ruchu przychodzącym (24 Gb/s), z obsługą T-TC i bez niej, G.8275.1 Profile.

Liczby te przedstawiają algorytm serwomechanizmu urządzenia podrzędnego PTP4l. Ze względu na korekcję czasu przebywania TC widzimy niewielkie różnice w obliczeniach średniego opóźnienia ścieżki. Dlatego wpływ wahań opóźnienia na aproksymację przesunięcia głównego jest zmniejszony. Poniższa tabela zawiera analizę statystyczną wydajności PTP, która obejmuje wartość RMS i odchylenie standardowe głównego przesunięcia, odchylenie standardowe średniego opóźnienia ścieżki, a także najgorsze przesunięcie główne dla układu Intel FPGA PAC N3000 z i bez T- Wsparcie dla najlepszych współtwórców.

Szczegóły statystyczne dotyczące wydajności PTP w ruchu przychodzącym

Bezpośrednie porównanie procesora Intel FPGA PAC N3000 obsługującego technologię TC z wersją bez obsługi TC
Pokazuje, że wydajność PTP jest od 4 do 6 razy niższa w odniesieniu do jakichkolwiek statystyk
metryki (w najgorszym przypadku, RMS lub odchylenie standardowe głównego przesunięcia). Najgorszy przypadek
główne przesunięcie dla konfiguracji G.8275.1 PTP procesora T-TC Intel FPGA PAC N3000 wynosi 34
ns w warunkach ruchu przychodzącego na granicy przepustowości kanału (24.4 Gb/s).

Test ruchu lperf3

W tej sekcji opisano test porównawczy ruchu iperf3 mający na celu dalszą ocenę wydajności PTP karty Intel FPGA PAC N3000. Do emulacji aktywnych warunków ruchu wykorzystano narzędzie iperf3. Topologia sieci w testach porównawczych ruchu iperf3, pokazana na poniższym rysunku, obejmuje połączenie dwóch serwerów, każdy za pomocą karty DUT (Intel FPGA PAC N3000 i XXV710), do przełącznika Cisco Nexus 93180YC FX. Przełącznik Cisco działa jako zegar graniczny (T-BC) pomiędzy dwoma urządzeniami podrzędnymi DUT PTP i urządzeniem Calnex Paragon-NEO Grandmaster.

Topologia sieci dla testu ruchu Intel FPGA PAC N3000 lperf3

Wyjście PTP4l na każdym z hostów testowanych zapewnia pomiary danych wydajności PTP dla każdego urządzenia podrzędnego w konfiguracji (Intel FPGA PAC N3000 i XXV710). W przypadku testu ruchu iperf3 do wszystkich wykresów i analizy wydajności mają zastosowanie następujące warunki i konfiguracje:

• Zagregowana przepustowość ruchu 17 Gb/s (zarówno TCP, jak i UDP), wychodzącego, przychodzącego lub dwukierunkowego do Intel FPGA PAC N3000.
• Enkapsulacja IPv4 pakietów PTP ze względu na ograniczenia konfiguracyjne przełącznika Cisco Nexus 93180YC-FX.
• Szybkość wymiany wiadomości PTP ograniczona do 8 pakietów na sekundę ze względu na ograniczenia konfiguracyjne przełącznika Cisco Nexus 93180YC-FX.

perf3 Wynik testu ruchu

Poniższa analiza przedstawia wydajność kart Intel FPGA PAC N3000 i XXV710, obie działające jednocześnie jako karty interfejsu sieciowego urządzeń podrzędnych PTP (T-TSC) Calnex Paragon NEO Grandmaster poprzez przełącznik T-BC Cisco.

Poniższe rysunki przedstawiają wielkość głównego przesunięcia i MPD w czasie dla trzech różnych testów ruchu przy użyciu Intel FPGA PAC N3000 z kartą T-TC i XXV710. W obu kartach ruch dwukierunkowy ma największy wpływ na wydajność PTP4l. Czas trwania testu ruchu wynosi 10 godzin. Na poniższych rysunkach koniec wykresu oznacza punkt w czasie, w którym ruch zatrzymuje się, a wielkość przesunięcia głównego PTP spada do niskiego poziomu ze względu na bezczynność kanału.

Wielkość głównego przesunięcia dla Intel FPGA PAC N3000

Poniższy rysunek przedstawia średnie opóźnienie ścieżki dla Intel FPGA PAC N3000 z T TC, przy ruchu przychodzącym, wychodzącym i dwukierunkowym ruchu iperf3.

Średnie opóźnienie ścieżki (MPD) dla Intel FPGA PAC N3000

Poniższy rysunek przedstawia średnie opóźnienie ścieżki dla Intel FPGA PAC N3000 z T TC, przy ruchu przychodzącym, wychodzącym i dwukierunkowym ruchu iperf3.

Wielkość przesunięcia głównego dla XXV710

Poniższy rysunek przedstawia wielkość przesunięcia głównego dla XXV710 w ruchu przychodzącym, wychodzącym i dwukierunkowym ruchu iperf3.

Średnie opóźnienie ścieżki (MPD) dla XXV710

Poniższy rysunek przedstawia średnie opóźnienie ścieżki dla XXV710 w ruchu przychodzącym, wychodzącym i dwukierunkowym ruchu iperf3.

Jeśli chodzi o wydajność Intel FPGA PAC N3000 PTP, najgorsze przesunięcie wzorca w dowolnych warunkach ruchu mieści się w granicach 90 ns. Przy tych samych warunkach ruchu dwukierunkowego RMS głównego offsetu Intel FPGA PAC N3000 jest 5.6 razy lepszy niż w przypadku karty XXV710.

Warto zauważyć, że główne przesunięcie układu Intel FPGA PAC N3000 ma mniejsze odchylenie standardowe,
co najmniej 5x mniej niż karta XXV710, oznacza, że ​​przybliżenie PTP
Zegar arcymistrzowski jest mniej wrażliwy na opóźnienia i zmiany szumów w ruchu ulicznym
Intel FPGA PAC N3000.
W porównaniu z wynikami testu ruchu IXIA na stronie 5, najgorszy przypadek to wielkość
przesunięcie główne w przypadku procesora Intel FPGA PAC N3000 z obsługą T-TC wydaje się wyższe. Oprócz
różnice w topologii sieci i przepustowości kanałów wynikają z technologii Intel
FPGA PAC N3000 przechwytywany przez G.8275.1 PTP profile (częstotliwość synchronizacji 16 Hz), podczas gdy
szybkość komunikatów synchronizacyjnych w tym przypadku jest ograniczona do 8 pakietów na sekundę.

Wielkość porównania głównego przesunięcia

Poniższy rysunek przedstawia wielkość porównania głównego przesunięcia w dwukierunkowym ruchu iperf3.

Porównanie średniego opóźnienia ścieżki (MPD).

Poniższy rysunek przedstawia porównanie średniego opóźnienia ścieżki w dwukierunkowym ruchu iperf3.

Wyższą wydajność PTP karty Intel FPGA PAC N3000 w porównaniu z kartą XXV710 potwierdza także wyraźnie większe odchylenie obliczonego średniego opóźnienia ścieżki (MPD) dla XXV710 i Intel FPGA PAC N3000 w każdym z testów ruchu docelowego, dla byłyample dwukierunkowy ruch iperf3. Zignoruj ​​średnią wartość w każdym przypadku MPD, która może być inna z wielu powodów, takich jak różne kable Ethernet i różne opóźnienia rdzenia. Zaobserwowane rozbieżności i skoki wartości dla karty XXV710 nie występują w Intel FPGA PAC N3000.

Porównanie RMS 8 kolejnych offsetów głównych

Wniosek

Ścieżka danych FPGA pomiędzy QSFP28 (25G MAC) i Intel XL710 (40G MAC) dodaje zmienne opóźnienie pakietu, które wpływa na dokładność aproksymacji urządzenia PTP Slave. Dodanie obsługi transparentnego zegara (T-TC) do miękkiej logiki FPGA procesora Intel FPGA PAC N3000 zapewnia kompensację opóźnienia pakietu poprzez dodanie jego czasu przebywania w polu korekcji hermetyzowanych komunikatów PTP. Wyniki potwierdzają, że mechanizm T-TC poprawia dokładność działania urządzenia podrzędnego PTP4l.

Ponadto wyniki testu ruchu IXIA na stronie 5 pokazują, że obsługa T-TC w ścieżce danych FPGA zwiększa wydajność PTP co najmniej 4-krotnie w porównaniu z procesorem Intel FPGA PAC N3000 bez obsługi T-TC. Układ Intel FPGA PAC N3000 z T-TC charakteryzuje się najgorszym przypadkiem przesunięcia głównego wynoszącego 53 ns przy obciążeniach wejściowych, wyjściowych lub ruchu dwukierunkowym na granicy przepustowości kanału (25 Gb/s). Dlatego też, dzięki obsłudze T-TC, wydajność Intel FPGA PAC N3000 PTP jest zarówno dokładniejsza, jak i mniej podatna na wahania szumów.

W teście ruchu lperf3 na stronie 10 porównano wydajność PTP karty Intel FPGA PAC N3000 z włączoną funkcją T-TC z kartą XXV710. W teście tym przechwycono dane PTP4l dla obu zegarów podrzędnych w ruchu przychodzącym i wychodzącym wymienianym między dwoma hostami kart Intel FPGA PAC N3000 i XXV710. W najgorszym przypadku przesunięcie wzorca zaobserwowane w Intel FPGA PAC N3000 jest co najmniej 5 razy mniejsze niż w przypadku karty XXV710. Również odchylenie standardowe przechwyconych przesunięć dowodzi również, że obsługa T-TC w procesorze Intel FPGA PAC N3000 umożliwia płynniejsze przybliżanie zegara arcymistrza.

Aby jeszcze bardziej zweryfikować wydajność PTP procesora Intel FPGA PAC N3000, potencjalne opcje testowe obejmują:

• Walidacja w ramach różnych pro PTPfiles i szybkości komunikatów dla więcej niż jednego łącza Ethernet.
• Ocena testu ruchu lperf3 na stronie 10 z bardziej zaawansowanym przełącznikiem, który umożliwia wyższą szybkość komunikatów PTP.
• Ocena funkcjonalności T-SC i dokładności taktowania PTP w ramach testów zgodności G.8273.2.

Historia wersji dokumentu dla testu IEEE 1588 V2

Dokumenty / Zasoby

Programowalna karta akceleracyjna intel FPGA N3000 [plik PDF] Instrukcja użytkownika Programowalna karta akceleracyjna FPGA, N3000, programowalna karta akceleracyjna N3000, programowalna karta akceleracyjna FPGA N3000, FPGA, test IEEE 1588 V2

Odniesienia

• Instrukcja obsługi