intel FPGA Ohjelmoitava Acceleration Card N3000 Käyttöopas

Johdanto

Tausta

Intel FPGA Programmable Acceleration Card N3000 virtualisoidussa radioliityntäverkossa (vRAN) vaatii tuen IEEE1588v2:lle Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) -kelloille ohjelmistotehtävien ajoittamiseksi asianmukaisesti. Intel® FPGA PAC N710:n Intel Ethernet Controller XL3000 tarjoaa IEEE1588v2-tuen. FPGA-datapolku aiheuttaa kuitenkin värinää, joka vaikuttaa PTP:n suorituskykyyn. Läpinäkyvän kellopiirin (T-TC) lisääminen mahdollistaa Intel FPGA PAC N3000:n kompensoinnin sisäisen FPGA-latenssinsa ja lieventää värinän vaikutuksia, mikä antaa T-TSC:lle mahdollisuuden suunnitella suurmestarin kellonaikaa (ToD) tehokkaasti.

Tavoite

Nämä testit vahvistavat Intel FPGA PAC N3000:n käytön IEEE1588v2-orjana Open Radio Access Networkissa (O-RAN). Tässä asiakirjassa kuvataan:

• Testiasetukset
• Vahvistusprosessi
• Läpinäkyvän kellomekanismin suorituskyvyn arviointi Intel FPGA PAC N3000:n FPGA-polussa
• Intel FPGA PAC N3000:n PTP-suorituskyky Läpinäkyvää kelloa tukevan Intel FPGA PAC N3000:n suorituskyky on
  verrattuna Intel FPGA PAC N3000:een ilman läpinäkyvää kelloa sekä toiseen Ethernet-korttiin XXV710 erilaisissa liikenneolosuhteissa ja PTP-kokoonpanoissa.

Ominaisuudet ja rajoitukset

Intel FPGA PAC N3000 IEEE1588v2 -tuen ominaisuudet ja vahvistusrajoitukset ovat seuraavat:

• Käytetty ohjelmistopino: Linux PTP Project (PTP4l)
• Tukee seuraavaa telecom pro:tafiles:
  •  1588v2 (oletus)
  • G.8265.1
  • G.8275.1
• Tukee kaksivaiheista PTP-orjakelloa.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, paitsi jos Intel on nimenomaisesti kirjallisesti hyväksynyt. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita. *Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.

• Tukee päästä päähän -monilähetystilaa.
• Tukee PTP-viestinvaihtotaajuutta 128 Hz asti.
  • Tämä on validointisuunnitelman ja palkatun suurmestarin rajoitus. Yli 128 pakettia sekunnissa PTP-viestien PTP-määritykset voivat olla mahdollisia.
• Vahvistusasetuksissa käytetyn Cisco* Nexus* 93180YC-FX -kytkimen rajoituksista johtuen suorituskykytulokset iperf3-liikenneolosuhteissa viittaavat 8 Hz:n PTP-sanomien vaihtosuhteeseen.
• Kapseloinnin tuki:
  • Siirto L2:n (raaka Ethernet) ja L3:n (UDP/IPv4/IPv6) kautta
    Huomautus: Tässä asiakirjassa kaikki tulokset käyttävät yhtä 25 Gbps Ethernet-linkkiä.

Työkalut ja ohjainversiot

Työkalut	Versio
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Ydin	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Data Plane Development Kit (DPDK)	18.08
Intel C -kääntäjä	19.0.3
Intel XL710 -ohjain (i40e-ohjain)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 IXIA Liikennetesti

Intel FPGA PAC N3000:n ensimmäiset PTP-suorituskyvyn vertailuarvot käyttävät IXIA*-ratkaisua verkon ja PTP-yhteensopivuuden testaamiseen. IXIA XGS2 -kotelo sisältää IXIA 40 PORT NOVUS-R100GE8Q28 -kortin ja IxExplorerin, joka tarjoaa graafisen käyttöliittymän virtuaalisen PTP Grandmasterin määrittämiseen DUT:hen (Intel FPGA PAC N3000) yhden 25 Gbps:n suoran Ethernet-yhteyden kautta. Alla oleva lohkokaavio havainnollistaa kohdennettua testaustopologiaa IXIA-pohjaisille vertailuarvoille. Kaikki tulokset käyttävät IXIA:n luomaa liikennettä sisääntuloliikenteen testeihin ja Intel FPGA PAC N3000 -isäntäkoneen trafgen-työkalua ulosmenoliikenteen testeihin, joissa sisään- tai ulosmenosuunta on aina DUT:n (Intel FPGA PAC N3000) näkökulmasta. ) isäntä. Molemmissa tapauksissa keskimääräinen liikennenopeus on 24 Gbps. Tämä testiasetus tarjoaa lähtötilanteen luonnehdinnan Intel FPGA PAC N3000:n PTP-suorituskyvystä, kun T-TC-mekanismi on käytössä, sekä vertaa sitä ei-TC:n Intel FPGA PAC N3000 -tehdaskuvaan ITU-T G.8275.1 PTP pro:ssa.file.

Topologia Intel FPGA PAC N3000 -liikennetesteille IXIA Virtual Grandmasterin alla

IXIA-liikennetestin tulos

Seuraava analyysi kuvaa TC-yhteensopivan Intel FPGA PAC N3000:n PTP-suorituskykyä sisään- ja ulostuloliikenteen olosuhteissa. Tässä osiossa PTP profile G.8275.1 on otettu käyttöön kaikissa liikennetesteissä ja tiedonkeruussa.

Master Offsetin suuruus

Seuraavassa kuvassa näkyy Intel FPGA PAC N4 -isännän PTP3000l-slave-asiakkaan havaitseman master-offsetin suuruus sisääntulo-, poistumis- ja kaksisuuntaisen liikenteen aikana kuluneen ajan funktiona (keskimääräinen nopeus 24.4 Gbps).

Keskimääräinen polun viive (MPD)

Seuraava kuva näyttää keskimääräisen polun viiveen, jonka on laskenut PTP4-orja, joka käyttää Intel FPGA PAC N3000 -korttia verkkoliitäntäkorttina, samassa testissä kuin yllä olevassa kuvassa. Jokaisen kolmen liikennetestin kokonaiskesto on vähintään 16 tuntia.

Seuraavassa taulukossa on tilastollinen analyysi kolmesta liikennetestistä. Kun liikennekuormitus on lähellä kanavakapasiteettia, Intel FPGA PAC N4:aa käyttävä PTP3000l-orja säilyttää vaihesiirronsa IXIA:n virtuaaliseen suurmasteriin 53 ns:n sisällä kaikissa liikennetesteissä. Lisäksi isäntäsiirtymän suuruuden standardipoikkeama on alle 5 ns.

Tilastotiedot PTP-suorituskyvystä

G.8275.1 PTP Profile	Sisääntuloliikenne (24 Gbps)	Lähtöliikenne (24 Gbps)	Kaksisuuntainen liikenne (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (abs(max) offsetista)	3.68 ns	3.78 ns	4.5 ns
StdDev (MPD:stä)	1.78 ns	2.1 ns	2.38 ns
Max offset	36 ns	33 ns	53 ns

 

Seuraavat luvut esittävät pääsiirtymän ja keskimääräisen polun viiveen (MPD) suuruutta 16 tunnin pituisessa 24 Gbps:n kaksisuuntaisessa liikennetestissä eri PTP-kapseloinneille. Vasemmat kaaviot näissä kuvissa viittaavat PTP-vertailuarvoihin IPv4/UDP-kapseloinnissa, kun taas oikeanpuoleisten kaavioiden PTP-viestien kapselointi on L2:ssa (raaka Ethernet). PTP4l-orjan suorituskyky on melko samanlainen, pahimman tapauksen isäntäpoikkeama on 53 ns ja 45 ns IPv4/UDP- ja L2-kapseloinnissa. Suuruuspoikkeaman standardipoikkeama on 4.49 ns ja 4.55 ns IPv4/UDP- ja L2-kapseloinnissa.

Master Offsetin suuruus

Seuraava kuva näyttää master-offsetin suuruuden 24 Gbps:n kaksisuuntaisen liikenteen, IPv4 (vasen) ja L2 (oikea) kapseloinnin, G8275.1 Profile.

Keskimääräinen polun viive (MPD)

Seuraavassa kuvassa näkyy Intel FPGA PAC N3000 isäntä PTP4l orja keskimääräinen polkuviive 24 Gbps kaksisuuntaisen liikenteen, IPv4 (vasen) ja L2 (oikea) kapseloinnin, G8275.1 Profile.

MPD:n absoluuttiset arvot eivät ole selkeä osoitus PTP:n johdonmukaisuudesta, koska se riippuu kaapelien pituudesta, datapolun latenssista ja niin edelleen; alhaisten MPD-vaihteluiden tarkastelu (2.381 ns ja 2.377 ns IPv4- ja L2-tapauksille, vastaavasti) tekee kuitenkin selväksi, että PTP MPD -laskenta on johdonmukaisesti tarkka molemmissa kapseloinnissa. Se varmistaa PTP-suorituskyvyn johdonmukaisuuden molemmissa kapselointitiloissa. Tason muutos lasketussa MPD:ssä L2-kaaviossa (edellä olevassa kuvassa oikea kaavio) johtuu käytetyn liikenteen lisävaikutuksesta. Ensin kanava on tyhjäkäynnillä (MPD rms on 55.3 ns), sitten käytetään sisääntuloliikennettä (toinen inkrementaalinen askel, MPD rms on 85.44 ns), jota seuraa samanaikainen ulosmenoliikenne, jolloin laskettu MPD on 108.98 ns. Seuraavat luvut peittävät kaksisuuntaisen liikennetestin master-offsetin suuruuden ja lasketun MPD:n, jota sovelletaan sekä PTP4l-orjaan, joka käyttää Intel FPGA PAC N3000:aa T-TC-mekanismilla, että toiseen, joka käyttää Intel FPGA PACN3000:aa ilman TC:tä. toiminnallisuutta. T-TC Intel FPGA PAC N3000 -testit (oranssi) alkavat nollaajasta, kun taas PTP-testi, joka hyödyntää ei-TC Intel FPGA PAC N3000 (sininen), alkaa noin T = 2300 sekuntia.

Master Offsetin suuruus

Seuraava kuva näyttää pääsiirtymän suuruuden tuloliikenteessä (24 Gbps) TTC-tuen kanssa ja ilman, G.8275.1 Profile.

Yllä olevassa kuvassa TC-yhteensopivan Intel FPGA PAC N3000:n PTP-suorituskyky liikenteessä on samanlainen kuin ei-TC:n Intel FPGA PAC N3000:n ensimmäisten 2300 3000 sekunnin aikana. Intel FPGA PAC N2300:n T-TC-mekanismin tehokkuus korostuu testisegmentissä (25. sekunnin jälkeen), jossa molempien korttien liitäntöihin kohdistuu yhtä suuri liikennekuorma. Vastaavasti alla olevassa kuvassa MPD-laskelmat on havaittu ennen ja jälkeen liikenteen kohdistamisen kanavalle. T-TC-mekanismin tehokkuus korostuu pakettien viipymäajan kompensoinnissa, joka on pakettien latenssi FPGA-polun kautta 40G:n ja XNUMXG:n MAC:ien välillä.

Keskimääräinen polun viive (MPD)

Seuraavassa kuvassa näkyy Intel FPGA PAC N3000 isäntä PTP4l-orjan keskimääräinen polkuviive Ingress-liikenteessä (24 Gbps) T-TC-tuen kanssa ja ilman, G.8275.1 Profile.

Nämä luvut esittävät PTP4l-orjan servo-algoritmin, johtuen TC:n viipymisajan korjauksesta, näemme pieniä eroja keskimääräisissä polun viivelaskelmissa. Tästä syystä viivevaihteluiden vaikutus master-offset-approksimaatioon vähenee. Seuraavassa taulukossa luetellaan PTP-suorituskyvyn tilastollinen analyysi, joka sisältää RMS:n ja isäntäpoikkeaman keskihajonnan, keskimääräisen polun viiveen keskihajonnan sekä pahimman tapauksen master-offsetin Intel FPGA PAC N3000:lle T-:n kanssa ja ilman TC-tuki.

Tilastotiedot PTP-suorituskyvystä sisääntuloliikenteen alla

Sisääntuloliikenne (24 Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 T-TC:llä	Intel FPGA PAC N3000 ilman T-TC:tä
RMS	6.34 ns	40.5 ns
StdDev (abs(max) offsetista)	3.65 ns	15.5 ns
StdDev (MPD:stä)	1.79 ns	18.1 ns
Max offset	34 ns	143 ns

Suora vertailu TC-tuetusta Intel FPGA PAC N3000:sta ei-TC-versioon
Osoittaa, että PTP-suorituskyky on 4x - 6x pienempi suhteessa mihin tahansa tilastolliseen arvoon
metriikka (pahin tapaus, RMS tai isäntäpoikkeaman standardipoikkeama). Pahin tapaus
Master offset T-TC Intel FPGA PAC N8275.1:n G.3000 PTP -kokoonpanolle on 34
ns sisääntuloliikenneolosuhteissa kanavan kaistanleveyden rajalla (24.4 Gbps).

lperf3 liikennetesti

Tässä osassa kuvataan iperf3-liikenteen vertailutestiä Intel FPGA PAC N3000:n PTP-suorituskyvyn arvioimiseksi. Iperf3-työkalua on käytetty jäljittelemään aktiivisia liikenneolosuhteita. Alla olevassa kuvassa esitettyjen iperf3-liikenteen vertailuarvojen verkkotopologia sisältää kahden palvelimen liittämisen Cisco Nexus 3000YC FX -kytkimeen, joista kumpikin käyttää DUT-korttia (Intel FPGA PAC N710 ja XXV93180). Cisco-kytkin toimii rajakellona (T-BC) kahden DUT PTP -orjan ja Calnex Paragon-NEO Grandmasterin välillä.

Intel FPGA PAC N3000 lperf3 -liikennetestin verkkotopologia

Jokaisen DUT-isännän PTP4l-lähtö antaa mittaustuloksia PTP-suorituskyvystä jokaiselle asennuksen orjalaitteelle (Intel FPGA PAC N3000 ja XXV710). Iperf3-liikennetestissä seuraavat ehdot ja kokoonpanot koskevat kaikkia kaavioita ja suorituskykyanalyysiä:

• 17 Gbps:n yhdistetty kaistanleveys (sekä TCP että UDP), joko lähtö- tai sisääntulo tai kaksisuuntainen Intel FPGA PAC N3000:lle.
• PTP-pakettien IPv4-kapselointi Cisco Nexus 93180YC-FX -kytkimen määritysrajoitusten vuoksi.
• PTP-sanomien vaihtonopeus on rajoitettu 8 pakettiin sekunnissa Cisco Nexus 93180YC-FX -kytkimen määritysrajoituksen vuoksi.

perf3 Liikennetestin tulos

Seuraava analyysi kaappaa Intel FPGA PAC N3000- ja XXV710 -korttien suorituskyvyn, jotka molemmat toimivat samanaikaisesti PTP-orjien (T-TSC) verkkoliitäntäkorttina Calnex Paragon NEO Grandmasterin T-BC Cisco -kytkimen kautta.

Seuraavat luvut esittävät master-offsetin ja MPD:n suuruuden ajan kuluessa kolmessa eri liikennetestissä, kun käytetään Intel FPGA PAC N3000:aa T-TC- ja XXV710-kortilla. Molemmissa korteissa kaksisuuntaisella liikenteellä on suurin vaikutus PTP4l:n suorituskykyyn. Liikennetestien kesto on 10 tuntia. Seuraavissa kuvissa kaavion takaosa merkitsee ajankohtaa, jolloin liikenne pysähtyy ja PTP-isäntäpoikkeaman suuruus laskee alhaiselle tasolleen tyhjäkäynnin kanavan vuoksi.

Master Offsetin suuruus Intel FPGA PAC N3000:lle

Seuraava kuva näyttää keskimääräisen polun viiveen Intel FPGA PAC N3000:lle, jossa on T TC, sisään-, ulosmeno- ja kaksisuuntaisen iperf3-liikenteen alla.

Keskimääräinen polun viive (MPD) Intel FPGA PAC N3000:lle

Seuraava kuva näyttää keskimääräisen polun viiveen Intel FPGA PAC N3000:lle, jossa on T TC, sisään-, ulosmeno- ja kaksisuuntaisen iperf3-liikenteen alla.

Master Offsetin suuruus mallille XXV710

Seuraavassa kuvassa näkyy XXV710:n master-offsetin suuruus sisään-, ulosmeno- ja kaksisuuntaisen iperf3-liikenteen alla.

Keskimääräinen polun viive (MPD) mallille XXV710

Seuraava kuva näyttää keskimääräisen polun viiveen XXV710:lle sisääntulo-, poistumis- ja kaksisuuntaisen iperf3-liikenteen alla.

Mitä tulee Intel FPGA PAC N3000 PTP -suorituskykyyn, pahimman tapauksen master-offset kaikissa liikenneolosuhteissa on 90 ns. Samoissa kaksisuuntaisissa liikenneolosuhteissa Intel FPGA PAC N3000 -masteroffsetin RMS on 5.6 kertaa parempi kuin XXV710-kortin RMS.

	Intel FPGA PAC N3000			XXV710 kortti
	Sisääntuleva liikenne10G	Lähtöliikenne 18G	Kaksisuuntainen liikenne18G	Sisääntuleva liikenne18G	Lähtöliikenne 10G	Kaksisuuntainen liikenne18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(abs(max) offsetista)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (MPD:stä)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Erityisesti Intel FPGA PAC N3000:n masteroffsetilla on pienempi standardipoikkeama,
vähintään 5x pienempi kuin XXV710-kortti, tarkoittaa, että kortin PTP-likiarvo
Grandmaster-kello on vähemmän herkkä latenssi- tai meluvaihteluille liikenteen aikana
Intel FPGA PAC N3000.
Verrattuna IXIA:n liikennetestin tulokseen sivulla 5, pahimman tapauksen suuruus
master-offset T-TC-yhteensopivalla Intel FPGA PAC N3000:lla näyttää korkeammalta. sitä paitsi
verkon topologian ja kanavien kaistanleveyksien erot, tämä johtuu Intelistä
FPGA PAC N3000 kaapataan G.8275.1 PTP pro:llafile (16 Hz synkronointinopeus), kun taas
synkronointiviestinopeus on tässä tapauksessa rajoitettu 8 pakettiin sekunnissa.

Master Offset -vertailun suuruus

Seuraava kuva näyttää master-offset-vertailun suuruuden kaksisuuntaisessa iperf3-liikenteessä.

Keskimääräisen polun viiveen (MPD) vertailu

Seuraava kuva näyttää keskimääräisen polun viiveen vertailun kaksisuuntaisessa iperf3-liikenteessä.

Intel FPGA PAC N3000:n ylivoimaista PTP-suorituskykyä verrattuna XXV710-korttiin tukee myös XXV710:n ja Intel FPGA PAC N3000:n lasketun keskimääräisen polkuviiveen (MPD) selvästi suurempi poikkeama kussakin kohdeliikennetestissä. esimampkaksisuuntainen iperf3-liikenne. Jätä huomioimatta kunkin MPD-kotelon keskiarvo, joka voi olla erilainen useista syistä, kuten erilaisista Ethernet-kaapeleista ja erilaisesta ytimen latenssista. Intel FPGA PAC N710 ei sisällä havaittuja eroja ja piikkiä XXV3000-kortin arvoissa.

RMS 8 peräkkäisen Master Offset -vertailu

Johtopäätös

FPGA-datapolku QSFP28:n (25G MAC) ja Intel XL710:n (40G MAC) välillä lisää muuttuvan pakettiviiveen, joka vaikuttaa PTP-slaven approksimaatiotarkkuuteen. Transparent Clock (T-TC) -tuen lisääminen Intel FPGA PAC N3000:n pehmeään FPGA-logiikkaan kompensoi tätä pakettiviivettä lisäämällä sen viipymisajan kapseloitujen PTP-viestien korjauskenttään. Tulokset vahvistavat, että T-TC-mekanismi parantaa PTP4l-orjan tarkkuussuorituskykyä.

Myös IXIA Traffic Test Result sivulla 5 osoittaa, että T-TC-tuki FPGA-datapolussa parantaa PTP-suorituskykyä vähintään 4x verrattuna Intel FPGA PAC N3000:een ilman T-TC-tukea. Intel FPGA PAC N3000, jossa on T-TC, tarjoaa pahimman 53 ns:n master-offsetin sisään-, ulosmeno- tai kaksisuuntaisen liikenteen kuormituksen alla kanavakapasiteetin rajalla (25 Gbps). Tästä syystä T-TC-tuen ansiosta Intel FPGA PAC N3000 PTP -suorituskyky on sekä tarkempi että vähemmän altis kohinan vaihteluille.

Sivulla 3 olevassa lperf10-liikennetestissä Intel FPGA PAC N3000:n PTP-suorituskykyä verrataan T-TC:n ollessa käytössä XXV710-korttiin. Tämä testi taltioi molempien orjakellojen PTP4l-tiedot sisään- tai ulosmenoliikenteen aikana, joita vaihdetaan Intel FPGA PAC N3000- ja XXV710-kortin kahden isännän välillä. Intel FPGA PAC N3000:ssa havaittu pahimman tapauksen master-offset on vähintään 5 kertaa pienempi kuin XXV710-kortissa. Myös kaapattujen siirtymien keskihajonta todistaa myös, että Intel FPGA PAC N3000:n T-TC-tuki mahdollistaa suurmestarin kellon tasaisemman approksimoinnin.

Intel FPGA PAC N3000:n PTP-suorituskyvyn vahvistamiseksi edelleen mahdollisia testivaihtoehtoja ovat:

• Validointi eri PTP pro:llafiles ja viestinopeudet useammalle kuin yhdelle Ethernet-linkille.
• Lperf3-liikennetestin arviointi sivulla 10 edistyneemmällä kytkimellä, joka mahdollistaa suuremmat PTP-viestinopeudet.
• T-SC:n toiminnallisuuden ja sen PTP-ajoitustarkkuuden arviointi G.8273.2:n vaatimustenmukaisuuden testauksen mukaisesti.

Asiakirjan versiohistoria IEEE 1588 V2 -testille

 

Asiakirja Versio	Muutokset
2020.05.30	Alkuperäinen julkaisu.

 

Asiakirjat / Resurssit

intel FPGA ohjelmoitava kiihtyvyyskortti N3000 [pdfKäyttöopas Ohjelmoitava FPGA-kiihdytyskortti, N3000, ohjelmoitava kiihdytyskortti N3000, ohjelmoitava FPGA-kiihtyvyyskortti N3000, FPGA, IEEE 1588 V2 -testi

Viitteet

• Käyttöopas