Panduan Pengguna Kad Pecutan Boleh Aturcara FPGA N3000 intel

pengenalan

Latar belakang

Intel FPGA Programmable Acceleration Card N3000 dalam rangkaian capaian radio (vRAN) termaya memerlukan sokongan untuk IEEE1588v2 sebagai Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) untuk menjadualkan tugas perisian dengan sewajarnya. Intel Ethernet Controller XL710 dalam Intel® FPGA PAC N3000 menyediakan sokongan IEEE1588v2. Walau bagaimanapun, laluan data FPGA memperkenalkan jitter yang menjejaskan prestasi PTP. Menambah litar jam lutsinar (T-TC) membolehkan Intel FPGA PAC N3000 mengimbangi kependaman dalaman FPGAnya dan mengurangkan kesan jitter, yang membolehkan T-TSC menganggarkan Masa Hari (ToD) Grandmaster dengan cekap.

Objektif

Ujian ini mengesahkan penggunaan Intel FPGA PAC N3000 sebagai hamba IEEE1588v2 dalam Rangkaian Akses Radio Terbuka (O-RAN). Dokumen ini menerangkan:

• Persediaan ujian
• Proses pengesahan
• Penilaian prestasi mekanisme jam telus dalam laluan FPGA Intel FPGA PAC N3000
• Prestasi PTP Intel FPGA PAC N3000 Prestasi Intel FPGA PAC N3000 yang menyokong jam lutsinar ialah
  berbanding dengan Intel FPGA PAC N3000 tanpa jam lutsinar serta dengan satu lagi kad Ethernet XXV710 di bawah pelbagai keadaan trafik dan konfigurasi PTP.

Ciri dan Had

Ciri dan had pengesahan untuk sokongan Intel FPGA PAC N3000 IEEE1588v2 adalah seperti berikut:

• Tindanan perisian digunakan: Projek PTP Linux (PTP4l)
• Menyokong pro telekomunikasi berikutfiles:
  •  1588v2 (lalai)
  • G.8265.1
  • G.8275.1
• Menyokong jam hamba PTP dua langkah.

Perbadanan Intel. Hak cipta terpelihara. Intel, logo Intel dan tanda Intel lain ialah tanda dagangan Intel Corporation atau anak syarikatnya. Intel menjamin prestasi produk FPGA dan semikonduktornya mengikut spesifikasi semasa menurut waranti standard Intel, tetapi berhak untuk membuat perubahan pada mana-mana produk dan perkhidmatan pada bila-bila masa tanpa notis. Intel tidak memikul tanggungjawab atau liabiliti yang timbul daripada aplikasi atau penggunaan mana-mana maklumat, produk atau perkhidmatan yang diterangkan di sini kecuali seperti yang dipersetujui secara bertulis oleh Intel. Pelanggan Intel dinasihatkan untuk mendapatkan versi terkini spesifikasi peranti sebelum bergantung pada sebarang maklumat yang diterbitkan dan sebelum membuat pesanan untuk produk atau perkhidmatan. *Nama dan jenama lain boleh dituntut sebagai hak milik orang lain.

• Menyokong mod multicast hujung ke hujung.
• Menyokong kekerapan pertukaran mesej PTP sehingga 128 Hz.
  • Ini adalah had pelan pengesahan dan Grandmaster yang bekerja. Konfigurasi PTP yang lebih tinggi daripada 128 paket sesaat untuk mesej PTP mungkin boleh dilakukan.
• Disebabkan oleh pengehadan suis Cisco* Nexus* 93180YC-FX yang digunakan dalam persediaan pengesahan, hasil prestasi di bawah keadaan trafik iperf3 merujuk kepada kadar pertukaran mesej PTP sebanyak 8 Hz.
• Sokongan enkapsulasi:
  • Pengangkutan melalui L2 (Ethernet mentah) dan L3 (UDP/IPv4/IPv6)
    Nota: Dalam dokumen ini, semua keputusan menggunakan satu pautan Ethernet 25Gbps tunggal.

Alat dan Versi Pemacu

Alatan	Versi
BIOS	Papan Pelayan Intel S2600WF 00.01.0013
OS	CentOS 7.6
Inti	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit Pembangunan Pesawat Data (DPDK)	18.08
Pengkompil Intel C	19.0.3
Pemacu Intel XL710 (pemacu i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafgen	Netsniff-ng 0.6.6 Toolkit

 Ujian Trafik IXIA

Set pertama penanda aras prestasi PTP untuk Intel FPGA PAC N3000 menggunakan penyelesaian IXIA* untuk ujian pematuhan rangkaian dan PTP. Kotak casis IXIA XGS2 termasuk kad IXIA 40 PORT NOVUS-R100GE8Q28 dan IxExplorer yang menyediakan antara muka grafik untuk menyediakan PTP Grandmaster maya kepada DUT (Intel FPGA PAC N3000) melalui sambungan Ethernet terus 25 Gbps tunggal. Gambar rajah blok di bawah menggambarkan topologi ujian yang disasarkan untuk penanda aras berasaskan IXIA. Semua keputusan menggunakan trafik janaan IXIA untuk ujian trafik masuk dan menggunakan alat trafgen pada hos Intel FPGA PAC N3000 untuk ujian trafik jalan keluar, di mana arah masuk atau jalan keluar sentiasa dari perspektif DUT (Intel FPGA PAC N3000 ) tuan rumah. Dalam kedua-dua kes, kadar trafik purata ialah 24 Gbps. Persediaan ujian ini menyediakan pencirian garis dasar prestasi PTP Intel FPGA PAC N3000 dengan mekanisme T-TC didayakan, serta membandingkannya dengan imej kilang Intel FPGA PAC N3000 bukan TC di bawah ITU-T G.8275.1 PTP profile.

Topologi untuk Ujian Trafik Intel FPGA PAC N3000 di bawah Grandmaster Maya IXIA

Keputusan Ujian Trafik IXIA

Analisis berikut menangkap prestasi PTP Intel FPGA PAC N3000 yang didayakan TC di bawah keadaan trafik masuk dan keluar. Dalam bahagian ini, PTP profile G.8275.1 telah diterima pakai untuk semua ujian trafik dan pengumpulan data.

Magnitud Master Ofset

Angka berikut menunjukkan magnitud mengimbangi induk yang diperhatikan oleh klien hamba PTP4l bagi hos Intel FPGA PAC N3000 sebagai fungsi masa berlalu di bawah trafik masuk, jalan keluar dan dua arah (purata pemprosesan 24.4Gbps).

Purata Kelewatan Laluan (MPD)

Angka berikut menunjukkan kelewatan laluan min, seperti yang dikira oleh hamba PTP4 yang menggunakan Intel FPGA PAC N3000 sebagai kad antara muka rangkaian, untuk ujian yang sama seperti rajah di atas. Jumlah tempoh bagi setiap tiga ujian trafik adalah sekurang-kurangnya 16 jam.

Jadual berikut menyenaraikan analisis statistik bagi tiga ujian trafik. Di bawah beban trafik yang hampir dengan kapasiti saluran, hamba PTP4l yang menggunakan Intel FPGA PAC N3000 mengekalkan fasa mengimbanginya kepada grandmaster maya IXIA dalam masa 53 ns untuk semua ujian trafik. Di samping itu, sisihan piawai magnitud mengimbangi induk adalah di bawah 5 ns.

Butiran Statistik tentang Prestasi PTP

G.8275.1 PTP Profile	Trafik Ingress (24Gbps)	Trafik Keluar (24Gbps)	Trafik Dwiarah (24Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (daripada abs(maks) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (daripada MPD)	1.78 ns	2.1 ns	2.38 ns
Offset maks	36 ns	33 ns	53 ns

 

Angka berikut mewakili magnitud pengimbangan induk dan kelewatan laluan min (MPD), di bawah ujian trafik dwiarah 16 Gbps selama 24 jam untuk pengkapsulan PTP yang berbeza. Graf kiri dalam rajah ini merujuk kepada penanda aras PTP di bawah enkapsulasi IPv4/UDP, manakala enkapsulasi pemesejan PTP bagi graf kanan berada dalam L2 (Ethernet mentah). Prestasi hamba PTP4l agak serupa, magnitud mengimbangi induk kes terburuk ialah 53 ns dan 45 ns untuk pengkapsulan IPv4/UDP dan L2. Sisihan piawai bagi offset magnitud ialah 4.49 ns dan 4.55 ns untuk pengkapsulan IPv4/UDP dan L2.

Magnitud Master Ofset

Angka berikut menunjukkan magnitud pengimbangan induk di bawah trafik dwiarah 24 Gbps, pengkapsulan IPv4 (kiri) dan L2 (kanan), G8275.1 Profile.

Purata Kelewatan Laluan (MPD)

Rajah berikut menunjukkan kelewatan laluan min bagi hamba PTP3000l hos Intel FPGA PAC N4 di bawah trafik dwiarah 24 Gbps, pengkapsulan IPv4 (kiri) dan L2 (kanan), G8275.1 Profile.

Nilai mutlak MPD bukanlah petunjuk jelas tentang ketekalan PTP, kerana ia bergantung pada kabel panjang, kependaman laluan data dan sebagainya; walau bagaimanapun, melihat variasi MPD yang rendah (masing-masing 2.381 ns dan 2.377 ns untuk kes IPv4 dan L2) menunjukkan dengan jelas bahawa pengiraan MPD PTP adalah tepat secara konsisten merentas kedua-dua enkapsulasi. Ia mengesahkan ketekalan prestasi PTP merentas kedua-dua mod enkapsulasi. Perubahan tahap dalam MPD yang dikira dalam graf L2 (dalam rajah di atas, graf kanan) adalah disebabkan oleh kesan tambahan trafik yang digunakan. Pertama, saluran melahu (MPD rms ialah 55.3 ns), kemudian trafik masuk digunakan (langkah tambahan kedua, MPD rms ialah 85.44 ns), diikuti dengan trafik keluar serentak, menghasilkan MPD yang dikira sebanyak 108.98 ns. Angka berikut menindankan magnitud pengimbang induk dan MPD yang dikira bagi ujian trafik dwiarah digunakan pada kedua-dua hamba PTP4l menggunakan Intel FPGA PAC N3000 dengan mekanisme T-TC, serta pada yang lain yang menggunakan Intel FPGA PACN3000 tanpa TC kefungsian. Ujian T-TC Intel FPGA PAC N3000 (oren) bermula dari masa sifar, manakala ujian PTP yang menggunakan bukan TC Intel FPGA PAC N3000 (biru) bermula sekitar T = 2300 saat.

Magnitud Master Ofset

Angka berikut menunjukkan magnitud pengimbangan induk di bawah trafik Ingress (24 Gbps), dengan dan tanpa sokongan TTC, G.8275.1 Profile.

Dalam rajah di atas, prestasi PTP bagi Intel FPGA PAC N3000 yang didayakan TC di bawah trafik adalah serupa dengan Intel FPGA PAC N3000 bukan TC untuk 2300 saat pertama. Keberkesanan mekanisme T-TC dalam Intel FPGA PAC N3000 diserlahkan dalam segmen ujian (selepas 2300 saat) di mana beban trafik yang sama digunakan pada antara muka kedua-dua kad. Begitu juga dalam rajah di bawah, pengiraan MPD diperhatikan sebelum dan selepas menggunakan trafik pada saluran. Keberkesanan mekanisme T-TC diserlahkan dalam mengimbangi masa kediaman paket yang merupakan kependaman paket melalui laluan FPGA antara MAC 25G dan 40G.

Purata Kelewatan Laluan (MPD)

Angka berikut menunjukkan kelewatan laluan min bagi hamba PTP3000l hos Intel FPGA PAC N4 di bawah trafik Ingress (24 Gbps), dengan dan tanpa sokongan T-TC, G.8275.1 Profile.

Angka-angka ini menunjukkan algoritma servo hamba PTP4l, disebabkan pembetulan masa kediaman TC, kita melihat perbezaan kecil dalam pengiraan kelewatan laluan purata. Oleh itu, kesan turun naik kelewatan pada anggaran offset induk dikurangkan. Jadual berikut menyenaraikan analisis statistik tentang prestasi PTP, yang merangkumi RMS dan sisihan piawai bagi ofset induk, sisihan piawai bagi kelewatan laluan min, serta ofset induk kes terburuk untuk Intel FPGA PAC N3000 dengan dan tanpa T- sokongan TC.

Butiran Statistik tentang Prestasi PTP Di Bawah Trafik Masuk

Trafik Ingress (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 dengan T- TC	Intel FPGA PAC N3000 tanpa T-TC
RMS	6.34 ns	40.5 ns
StdDev (daripada abs(maks) offset)	3.65 ns	15.5 ns
StdDev (daripada MPD)	1.79 ns	18.1 ns
Offset maks	34 ns	143 ns

Perbandingan langsung Intel FPGA PAC N3000 yang disokong TC dengan versi bukan TC
Menunjukkan bahawa prestasi PTP adalah 4x hingga 6x lebih rendah berbanding mana-mana statistik
metrik (kes terburuk, RMS atau sisihan piawai ofset induk). Kes terburuk
mengimbangi induk untuk konfigurasi PTP G.8275.1 T-TC Intel FPGA PAC N3000 ialah 34
ns di bawah keadaan trafik masuk pada had lebar jalur saluran (24.4Gbps).

lperf3 Ujian Trafik

Bahagian ini menerangkan ujian penanda aras trafik iperf3 untuk menilai lagi prestasi PTP Intel FPGA PAC N3000. Alat iperf3 telah digunakan untuk meniru keadaan trafik aktif. Topologi rangkaian penanda aras trafik iperf3, ditunjukkan dalam rajah di bawah, melibatkan sambungan dua pelayan, setiap satu menggunakan kad DUT (Intel FPGA PAC N3000 dan XXV710), ke suis Cisco Nexus 93180YC FX. Suis Cisco bertindak sebagai Jam Sempadan (T-BC) antara dua hamba DUT PTP dan Calnex Paragon-NEO Grandmaster.

Topologi Rangkaian untuk Ujian Trafik Intel FPGA PAC N3000 lperf3

Output PTP4l pada setiap hos DUT menyediakan pengukuran data prestasi PTP untuk setiap peranti hamba dalam persediaan (Intel FPGA PAC N3000 dan XXV710). Untuk ujian trafik iperf3, syarat dan konfigurasi berikut digunakan pada semua graf dan analisis prestasi:

• Jalur lebar trafik teragregat 17 Gbps (kedua-dua TCP dan UDP), sama ada keluar atau masuk atau dua arah ke Intel FPGA PAC N3000.
• Pengkapsulan IPv4 bagi paket PTP, disebabkan oleh pengehadan konfigurasi pada suis Cisco Nexus 93180YC-FX.
• Kadar pertukaran mesej PTP terhad kepada 8 paket/saat, disebabkan pengehadan konfigurasi pada suis Cisco Nexus 93180YC-FX.

perf3 Keputusan Ujian Trafik

Analisis berikut merakam prestasi kad Intel FPGA PAC N3000 dan XXV710, kedua-duanya secara serentak bertindak sebagai kad antara muka rangkaian hamba PTP (T-TSC) Calnex Paragon NEO Grandmaster melalui suis T-BC Cisco.

Angka berikut menunjukkan magnitud imbangan induk dan MPD dari semasa ke semasa untuk tiga ujian trafik yang berbeza menggunakan Intel FPGA PAC N3000 dengan kad T-TC dan XXV710. Dalam kedua-dua kad, trafik dwiarah mempunyai kesan terbesar pada prestasi PTP4l. Tempoh ujian trafik adalah selama 10 jam. Dalam rajah berikut, ekor graf menandakan titik tepat pada masa di mana trafik berhenti dan magnitud pengimbang induk PTP turun ke paras rendahnya, disebabkan saluran melahu.

Magnitud Master Offset untuk Intel FPGA PAC N3000

Rajah berikut menunjukkan min kelewatan laluan untuk Intel FPGA PAC N3000 dengan T TC, di bawah kemasukan, jalan keluar dan trafik iperf3 dwiarah.

Kelewatan Laluan Min (MPD) untuk Intel FPGA PAC N3000

Rajah berikut menunjukkan min kelewatan laluan untuk Intel FPGA PAC N3000 dengan T TC, di bawah kemasukan, jalan keluar dan trafik iperf3 dwiarah.

Magnitud Master Ofset untuk XXV710

Angka berikut menunjukkan magnitud pengimbangan induk untuk XXV710, di bawah masuk, jalan keluar dan trafik iperf3 dwiarah.

Purata Kelewatan Laluan (MPD) untuk XXV710

Rajah berikut menunjukkan min kelewatan laluan untuk XXV710, di bawah masuk, jalan keluar dan trafik iperf3 dwiarah.

Berkenaan prestasi PTP Intel FPGA PAC N3000, offset induk kes terburuk di bawah sebarang keadaan trafik adalah dalam 90 ns. Walaupun di bawah keadaan trafik dwiarah yang sama, RMS ofset induk Intel FPGA PAC N3000 adalah 5.6x lebih baik daripada kad XXV710.

	Intel FPGA PAC N3000			Kad XXV710
	Trafik Ingress10G	Trafik Keluar 18G	Trafik Dwiarah18G	Trafik Ingress18G	Trafik Keluar 10G	Trafik Dwiarah18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(daripada abs(maks) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (daripada MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Offset maks	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Terutama, offset induk Intel FPGA PAC N3000 mempunyai sisihan piawai yang lebih rendah,
sekurang-kurangnya 5x kurang daripada kad XXV710, menandakan bahawa anggaran PTP bagi
Jam Grandmaster kurang sensitif kepada kependaman atau variasi bunyi di bawah trafik dalam
Intel FPGA PAC N3000.
Jika dibandingkan dengan Keputusan Ujian Trafik IXIA di halaman 5, magnitud kes terburuk
offset induk dengan Intel FPGA PAC N3000 yang didayakan T-TC kelihatan lebih tinggi. Selain itu
perbezaan dalam topologi rangkaian dan lebar jalur saluran, ini disebabkan oleh Intel
FPGA PAC N3000 ditangkap di bawah G.8275.1 PTP profile (kadar penyegerakan 16 Hz), manakala
kadar mesej penyegerakan dalam kes ini dikekang pada 8 paket sesaat.

Magnitud Perbandingan Offset Induk

Angka berikut menunjukkan magnitud perbandingan imbangan induk di bawah trafik iperf3 dwiarah.

Perbandingan Kelewatan Laluan Min (MPD).

Rajah berikut menunjukkan perbandingan kelewatan laluan min di bawah trafik iperf3 dwiarah.

Prestasi PTP unggul Intel FPGA PAC N3000, jika dibandingkan dengan kad XXV710, juga disokong oleh sisihan yang jelas lebih tinggi bagi kelewatan laluan min (MPD) yang dikira untuk XXV710 dan Intel FPGA PAC N3000 dalam setiap ujian trafik yang disasarkan, untuk examptrafik iperf3 dua arah. Abaikan nilai min dalam setiap kes MPD, yang mungkin berbeza disebabkan beberapa sebab, seperti kabel Ethernet yang berbeza dan kependaman teras yang berbeza. Perbezaan yang diperhatikan dan lonjakan nilai untuk kad XXV710 tidak terdapat dalam Intel FPGA PAC N3000.

RMS sebanyak 8 Perbandingan Offset Induk Berturut-turut

Kesimpulan

Laluan data FPGA antara QSFP28 (25G MAC) dan Intel XL710 (40G MAC) menambah kependaman paket berubah-ubah yang mempengaruhi ketepatan anggaran Hamba PTP. Menambah sokongan Jam Lutsinar (T-TC) dalam logik lembut FPGA Intel FPGA PAC N3000 memberikan pampasan kependaman paket ini dengan menambahkan masa tinggalnya dalam medan pembetulan mesej PTP terkapsul. Keputusan mengesahkan bahawa mekanisme T-TC meningkatkan prestasi ketepatan hamba PTP4l.

Selain itu, Keputusan Ujian Trafik IXIA pada halaman 5 menunjukkan bahawa sokongan T-TC dalam laluan data FPGA meningkatkan prestasi PTP sekurang-kurangnya 4x, jika dibandingkan dengan Intel FPGA PAC N3000 tanpa sokongan T-TC. Intel FPGA PAC N3000 dengan T-TC mempersembahkan offset induk kes terburuk sebanyak 53 ns di bawah beban trafik masuk, jalan keluar atau dua arah pada had kapasiti saluran (25 Gbps). Oleh itu, dengan sokongan T-TC, prestasi Intel FPGA PAC N3000 PTP adalah lebih tepat dan kurang terdedah kepada variasi hingar.

Dalam Ujian Trafik lperf3 pada halaman 10, prestasi PTP Intel FPGA PAC N3000 dengan T-TC didayakan dibandingkan dengan kad XXV710. Ujian ini menangkap data PTP4l untuk kedua-dua jam hamba di bawah trafik masuk atau keluar yang ditukar antara dua hos Intel FPGA PAC N3000 dan kad XXV710. Offset induk kes terburuk yang diperhatikan dalam Intel FPGA PAC N3000 adalah sekurang-kurangnya 5x lebih rendah daripada kad XXV710. Selain itu, sisihan piawai bagi ofset yang ditangkap juga membuktikan bahawa sokongan T-TC Intel FPGA PAC N3000 membolehkan anggaran jam Grandmaster yang lebih lancar.

Untuk mengesahkan lagi prestasi PTP Intel FPGA PAC N3000, pilihan ujian yang berpotensi termasuk:

• Pengesahan di bawah PTP pro yang berbezafiles dan kadar mesej untuk lebih daripada satu pautan Ethernet.
• Penilaian Ujian Trafik lperf3 pada halaman 10 dengan suis yang lebih maju yang membolehkan kadar mesej PTP yang lebih tinggi.
• Penilaian kefungsian T-SC dan ketepatan masa PTPnya di bawah G.8273.2 Ujian Pematuhan.

Sejarah Semakan Dokumen untuk Ujian IEEE 1588 V2

 

Dokumen Versi	Perubahan
2020.05.30	Keluaran awal.

 

Dokumen / Sumber

intel FPGA Kad Pecutan Boleh Aturcara N3000 [pdf] Panduan Pengguna Kad Pecutan Boleh Aturcara FPGA, N3000, Kad Pecutan Boleh Aturcara N3000, Kad Pecutan Boleh Aturcara FPGA N3000, FPGA, Ujian IEEE 1588 V2

Rujukan

• Manual Pengguna