Intel FPGA Programmable Acceleration Card N3000 User Guide

Introduzione

Sfondate

L'Intel FPGA Programmable Acceleration Card N3000 in una rete d'accessu radio virtualizzata (vRAN) richiede supportu per l'IEEE1588v2 cum'è Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) per programà e attività di software in modu adattatu. L'Intel Ethernet Controller XL710 in Intel® FPGA PAC N3000 furnisce u supportu IEEE1588v2. Tuttavia, u percorsu di dati FPGA introduce jitter chì affetta u rendiment PTP. Aghjunghjendu un circuitu di clock trasparente (T-TC) permette à l'Intel FPGA PAC N3000 di cumpensà a so latenza interna FPGA è mitiga l'effetti di u jitter, chì permette à u T-TSC di approssimarà l'ora di u ghjornu di u Grandmaster (ToD) in modu efficiente.

Ughjettivu

Queste teste validanu l'usu di Intel FPGA PAC N3000 cum'è schiavu IEEE1588v2 in Open Radio Access Network (O-RAN). Stu documentu descrive:

• Pruvate a stallazione
• Prucessu di verificazione
• Valutazione di u rendiment di u mecanismu di clock trasparente in u percorsu FPGA di Intel FPGA PAC N3000
• Prestazione PTP di l'Intel FPGA PAC N3000 A prestazione di l'Intel FPGA PAC N3000 chì sustene l'orologio trasparente hè
  paragunatu cù l'Intel FPGA PAC N3000 senza clock trasparente è ancu cù una altra carta Ethernet XXV710 in diverse cundizioni di trafficu è cunfigurazioni PTP.

Funzioni è Limitazioni

E caratteristiche è limitazioni di validazione per u supportu Intel FPGA PAC N3000 IEEE1588v2 sò i seguenti:

• Pila di software utilizata: Linux PTP Project (PTP4l)
• Supporta i seguenti telecomunicazioni profiles:
  •  1588v2 (predefinitu)
  • G.8265.1
  • G.8275.1
• Supporta l'orologio slave PTP in dui passi.

Intel Corporation. Tutti i diritti riservati. Intel, u logu Intel è altri marchi Intel sò marchi di Intel Corporation o di e so filiali. Intel garantisce a prestazione di i so prudutti FPGA è semiconduttori à e specificazioni attuali in cunfurmità cù a garanzia standard di Intel, ma si riserva u dirittu di fà cambiamenti à qualsiasi prudutti è servizii in ogni mumentu senza avvisu. Intel ùn assume alcuna rispunsabilità o responsabilità derivante da l'applicazione o l'usu di qualsiasi informazione, pruduttu o serviziu descritti quì, salvu cum'è espressamente accunsentutu in scrittura da Intel. I clienti di Intel sò cunsigliati per ottene l'ultima versione di e specificazioni di u dispositivu prima di confià nantu à qualsiasi infurmazione publicata è prima di fà ordini per prudutti o servizii. * Altri nomi è marche ponu esse rivendicate cum'è a pruprietà di l'altri.

• Supporta u modu multicast end-to-end.
• Supporta a frequenza di scambiu di messagi PTP finu à 128 Hz.
  • Questa hè una limitazione di u pianu di validazione è Grandmaster impiegatu. Puderia esse pussibule cunfigurazioni PTP più altu di 128 pacchetti per seconda per i missaghji PTP.
• A causa di limitazioni di u switch Cisco * Nexus * 93180YC-FX utilizatu in a cunfigurazione di validazione, i risultati di u rendiment in e cundizioni di trafficu iperf3 si riferiscenu à a tarifa di scambiu di missaghju PTP di 8 Hz.
• Supportu à l'incapsulazione:
  • Trasportu nantu à L2 (Ethernet prima) è L3 (UDP/IPv4/IPv6)
    Nota: In questu documentu, tutti i risultati utilizanu un unicu ligame Ethernet 25Gbps.

Strumenti è Versioni di Driver

Strumenti	Versione
BIOS	Scheda Intel Server S2600WF 00.01.0013
OS	CentOS 7.6
Kernel	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit di sviluppu di u pianu di dati (DPDK)	18.08
Compilatore Intel C	19.0.3
Driver Intel XL710 (driver i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafficu	Netsniff-ng 0.6.6 Toolkit

 Test di trafficu IXIA

U primu settore di benchmarks di prestazione PTP per Intel FPGA PAC N3000 utilizza una soluzione IXIA * per a rete è a prova di conformità PTP. A scatula di chassis IXIA XGS2 include una carta IXIA 40 PORT NOVUS-R100GE8Q28 è IxExplorer chì furnisce una interfaccia grafica per stabilisce un PTP Grandmaster virtuale à u DUT (Intel FPGA PAC N3000) nantu à una sola cunnessione Ethernet diretta 25 Gbps. U diagramma di bloccu quì sottu illustra a topologia di teste mirata per i benchmarks basati in IXIA. Tutti i risultati utilizanu u trafficu generatu da IXIA per e teste di trafficu di ingressu è utilizanu l'uttellu di trafficu nantu à l'ospite Intel FPGA PAC N3000 per i testi di trafficu di egressu, induve a direzzione di entrata o di uscita hè sempre da a perspettiva di u DUT (Intel FPGA PAC N3000). ) host. In i dui casi, u trafficu mediu hè 24 Gbps. Questa configurazione di prova furnisce una caratterizzazione di basa di u rendiment PTP di Intel FPGA PAC N3000 cù u mecanismu T-TC attivatu, è ancu di paragunà cù l'imaghjini di fabbrica non-TC Intel FPGA PAC N3000 sottu u ITU-T G.8275.1 PTP pro.file.

Topulugia per Intel FPGA PAC N3000 Traffic Tests sottu IXIA Virtual Grandmaster

IXIA Traffic Test Risultatu

L'analisi seguente catturà u rendiment PTP di l'Intel FPGA PAC N3000 attivatu per TC in cundizioni di trafficu di ingressu è di uscita. In questa sezione, u PTP profile G.8275.1 hè stata aduttatu per tutti i testi di trafficu è a cullizzioni di dati.

Magnitude di Master Offset

A figura seguente mostra a magnitudine di l'offset maestru osservatu da u cliente slave PTP4l di l'ospiti Intel FPGA PAC N3000 in funzione di u tempu trascorsu sottu u trafficu di entrata, egressu è bidirezionale (passamentu mediu di 24.4Gbps).

Ritardo medio di percorso (MPD)

A figura seguente mostra u ritardu di u percorsu mediu, cum'è calculatu da u schiavu PTP4 chì usa l'Intel FPGA PAC N3000 cum'è una carta d'interfaccia di rete, per a stessa prova cum'è a figura sopra. A durata tutale di ognuna di e trè teste di trafficu hè almenu 16 ore.

A tavula seguente lista l'analisi statistiche di e trè teste di trafficu. Sottu una carica di trafficu vicinu à a capacità di u canali, u schiavu PTP4l chì usa l'Intel FPGA PAC N3000 mantene a so fase offset à u grandmastru virtuale di l'IXIA in 53 ns per tutti i testi di trafficu. Inoltre, a deviazione standard di a magnitudine di offset maestru hè sottu à 5 ns.

Dettagli statistici nantu à u rendiment PTP

G.8275.1 PTP Profile	Traffic ingressu (24 Gbps)	U trafficu di uscita (24 Gbps)	Traffico bidirezionale (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (di abs (max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (di MPD)	1.78 ns	2.1 ns	2.38 ns
Max offset	36 ns	33 ns	53 ns

 

I seguenti figuri rapprisentanu a magnitudine di l'offset maestru è u ritardu mediu di u percorsu (MPD), sottu una prova di trafficu bidirezionale di 16 Gbps di 24 ore per diverse incapsulazioni PTP. I grafici di manca in queste figure si riferiscenu à i benchmarks PTP sottu l'incapsulazione IPv4 / UDP, mentre chì l'encapsulazione di messageria PTP di i grafici dritti hè in L2 (Ethernet prima). U rendimentu schiavu PTP4l hè abbastanza simile, a magnitudine di offset maestru di u peghju hè 53 ns è 45 ns per l'incapsulazione IPv4 / UDP è L2, rispettivamente. A deviazione standard di l'offset di magnitudine hè 4.49 ns è 4.55 ns per l'incapsulazione IPv4/UDP è L2, rispettivamente.

Magnitude di Master Offset

A figura seguente mostra a magnitudine di l'offset maestru sottu u trafficu bidirezionale di 24 Gbps, l'incapsulazione IPv4 (a sinistra) è L2 (a destra), G8275.1 Profile.

Ritardo medio di percorso (MPD)

A figura seguente mostra u ritardu mediu di u percorsu di Intel FPGA PAC N3000 host PTP4l slave sottu 24 Gbps di trafficu bidirezionale, IPv4 (a sinistra) è L2 (a destra) incapsulazione, G8275.1 Profile.

I valori assoluti di u MPD ùn hè micca un indicazione chjaru di a coherenza di PTP, postu chì depende di i cables di lunghezza, a latenza di a strada di dati è cusì; in ogni modu, fighjendu e variazioni MPD bassu (2.381 ns è 2.377 ns per IPv4 è L2 casu, rispettivamente) rende evidenti chì u calculu PTP MPD hè sempre precisu in i dui encapsulations. Verifica a coerenza di u rendiment PTP in i dui modi di incapsulazione. U cambiamentu di livellu in u MPD calculatu in u graficu L2 (in a figura sopra, u graficu right) hè dovutu à l'effettu incrementale di u trafficu applicatu. Prima, u canale hè inattivu (MPD rms hè 55.3 ns), dopu u trafficu di ingressu hè applicatu (secondu passu incrementale, MPD rms hè 85.44 ns), seguitu da u trafficu di egressu simultaneo, risultatu in un MPD calculatu di 108.98 ns. I seguenti figuri superponu a magnitudine di l'offset maestru è u MPD calculatu di a prova di trafficu bidirezionale applicata sia à un slave PTP4l chì utilizeghja l'Intel FPGA PAC N3000 cù u mecanismu T-TC, sia à un altru chì usa l'Intel FPGA PACN3000 senza TC. funziunalità. I testi T-TC Intel FPGA PAC N3000 (aranciu) partenu da u tempu zero, mentre chì a prova PTP chì utilizeghja l'Intel FPGA PAC N3000 non-TC (blu) principia intornu à T = 2300 seconde.

Magnitude di Master Offset

A figura seguente mostra a magnitudine di l'offset maestru sottu u trafficu Ingress (24 Gbps), cù è senza supportu TTC, G.8275.1 Profile.

In a figura sopra, a prestazione PTP di l'Intel FPGA PAC N3000 attivatu per TC sottu u trafficu hè simile à l'Intel FPGA PAC N3000 non-TC per i primi 2300 seconde. L'efficacità di u mecanismu T-TC in Intel FPGA PAC N3000 hè evidenziata in u segmentu di prova (dopu à a seconda 2300th) induve a carica di trafficu uguale hè applicata à l'interfaccia di e duie carte. In listessu modu in a figura sottu, i calculi MPD sò osservati prima è dopu à applicà u trafficu nantu à u canali. L'efficacità di u mecanismu T-TC hè evidenziata in cumpensà u tempu di residenza di i pacchetti chì hè a latenza di u pacchettu attraversu u percorsu FPGA trà i MAC 25G è 40G.

Ritardo medio di percorso (MPD)

A figura seguente mostra u ritardu di percorsu mediu di Intel FPGA PAC N3000 host PTP4l slave sottu trafficu Ingress (24 Gbps), cù è senza supportu T-TC, G.8275.1 Profile.

Queste figure mostranu l'algoritmu servo di l'esclava PTP4l, per via di a correzione di u tempu di residenza di u TC, vedemu picculi diffirenzii in i calculi di ritardu di u percorsu mediu. Dunque, l'impattu di e fluttuazioni di ritardu nantu à l'approssimazione di l'offset maestru hè ridutta. A tabella seguente elenca l'analisi statistiche nantu à u rendiment PTP, chì include u RMS è a deviazione standard di l'offset maestru, a deviazione standard di u ritardu mediu di u percorsu, è ancu l'offset maestru di u peghju per l'Intel FPGA PAC N3000 cù è senza T- Supportu TC.

Dettagli Statistiche nantu à u PTP Performance Under Ingress Traffic

Ingress Traffic (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 cù T-TC	Intel FPGA PAC N3000 senza T-TC
RMS	6.34 ns	40.5 ns
StdDev (di abs (max) offset)	3.65 ns	15.5 ns
StdDev (di MPD)	1.79 ns	18.1 ns
Max offset	34 ns	143 ns

Un paragone direttu l'Intel FPGA PAC N3000 supportatu da TC à a versione non-TC
Mostra chì u rendiment PTP hè 4x à 6x più bassu in quantu à qualsiasi statistiche
metrica (casu peghju, RMS o deviazione standard di l'offset maestru). U peghju casu
offset maestru per a cunfigurazione G.8275.1 PTP di T-TC Intel FPGA PAC N3000 hè 34
ns in cundizioni di trafficu di ingressu à u limitu di a larghezza di banda di u canali (24.4Gbps).

lperf3 Test di trafficu

Questa sezione descrive a prova di benchmarking di trafficu iperf3 per evaluà ulteriormente u rendiment PTP di l'Intel FPGA PAC N3000. U strumentu iperf3 hè stata utilizata per emulà e cundizioni di trafficu attivu. A topologia di a rete di i benchmarks di u trafficu iperf3, mostrata in a figura sottu, implica a cunnessione di dui servitori, ognunu utilizendu una carta DUT (Intel FPGA PAC N3000 è XXV710), à Cisco Nexus 93180YC FX switch. U switch Cisco agisce cum'è un Clock Boundary (T-BC) trà i dui schiavi DUT PTP è u Calnex Paragon-NEO Grandmaster.

Topologia di a rete per a prova di trafficu Intel FPGA PAC N3000 lperf3

L'output PTP4l nantu à ognunu di l'ospiti DUT furnisce misure di dati di u rendiment PTP per ogni dispositivu slave in a cunfigurazione (Intel FPGA PAC N3000 è XXV710). Per a prova di trafficu iperf3, e seguenti cundizioni è cunfigurazioni s'applicanu à tutti i grafici è l'analisi di rendiment:

• 17 Gbps di larghezza di banda aggregata di trafficu (sia TCP sia UDP), sia in uscita sia in entrata o bidirezionale à Intel FPGA PAC N3000.
• Incapsulazione IPv4 di pacchetti PTP, per via di limitazione di cunfigurazione in u switch Cisco Nexus 93180YC-FX.
• U tassu di scambiu di missaghju PTP limitatu à 8 pacchetti / secondu, per via di a limitazione di cunfigurazione in u switch Cisco Nexus 93180YC-FX.

perf3 Risultatu di a prova di trafficu

L'analisi seguente catturà a prestazione di a carta Intel FPGA PAC N3000 è XXV710, tramindui simultaneamente cum'è una carta d'interfaccia di rete di schiavi PTP (T-TSC) u Calnex Paragon NEO Grandmaster attraversu u switch T-BC Cisco.

I seguenti figuri mostranu a magnitudine di l'offset maestru è u MPD à u tempu per trè teste di trafficu diffirenti cù l'Intel FPGA PAC N3000 cù a carta T-TC è XXV710. In e duie carte, u trafficu bidirezionale hà u più grande effettu nantu à u rendiment PTP4l. A durata di a prova di trafficu hè di 10 ore. In i seguenti figuri, a coda di u graficu marca un puntu à u tempu induve u trafficu si ferma è a magnitudine di u PTP master offset scende à i so bassi livelli, per via di u canali inattivu.

Magnitude di Master Offset per Intel FPGA PAC N3000

A figura seguente mostra u ritardu mediu di u percorsu per Intel FPGA PAC N3000 cù T TC, sottu ingressu, egressu è trafficu iperf3 bidirezionale.

Mean Path Delay (MPD) per Intel FPGA PAC N3000

A figura seguente mostra u ritardu mediu di u percorsu per Intel FPGA PAC N3000 cù T TC, sottu ingressu, egressu è trafficu iperf3 bidirezionale.

Magnitude di Master Offset per XXV710

A figura seguente mostra a magnitudine di l'offset maestru per XXV710, sottu ingressu, egressu è trafficu iperf3 bidirezionale.

Mean Path Delay (MPD) per XXV710

A figura seguente mostra u ritardu mediu di u percorsu per XXV710, sottu entrata, egressu è trafficu bidirezionale iperf3.

In quantu à a prestazione Intel FPGA PAC N3000 PTP, l'offset maestru peghju in ogni cundizione di trafficu hè in 90 ns. Mentre sottu à e stesse cundizioni di trafficu bidirezionale, u RMS di l'offset maestru Intel FPGA PAC N3000 hè 5.6x megliu cà quellu di a carta XXV710.

	Intel FPGA PAC N3000			XXV710 Card
	Traffic d'entrata10G	U trafficu di uscita 18G	U trafficu bidirezionale18G	Traffic d'entrata18G	U trafficu di uscita 10G	U trafficu bidirezionale18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (di abs (max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (di MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Max offset	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

In particulare, l'offset maestru di l'Intel FPGA PAC N3000 hà una deviazione standard più bassa,
almenu 5x menu di a carta XXV710, significa chì l'approssimazione PTP di u
L'orologio Grandmaster hè menu sensibile à a latenza o variazioni di rumore sottu u trafficu in u
Intel FPGA PAC N3000.
Comparatu à u Risultatu di Test di Traffic IXIA in a pagina 5, l'ampiezza di u peghju
l'offset maestru cù un T-TC attivatu Intel FPGA PAC N3000 pare più altu. In più
i diffirenzii in a topologia di a rete è a larghezza di banda di u canali, questu hè dovutu à l'Intel
FPGA PAC N3000 essendu catturatu sottu un G.8275.1 PTP profile (16 Hz sync rate), mentri
a tarifa di missaghju di sincronia in questu casu hè limitata à 8 pacchetti per seconda.

Magnitude di Master Offset Comparaison

A figura seguente mostra a magnitudine di u paragone di offset maestru sottu u trafficu iperf3 bidirezionale.

Comparazione di ritardu mediu (MPD).

A figura seguente mostra a comparazione di ritardu di u percorsu mediu sottu u trafficu bidirezionale iperf3.

A prestazione PTP superiore di l'Intel FPGA PAC N3000, paragunata à a carta XXV710, hè ancu supportata da a deviazione evidentemente più alta di u ritardu mediu di percorsu (MPD) calculatu per XXV710 è Intel FPGA PAC N3000 in ogni test di trafficu miratu, per exampu trafficu bidirezionale iperf3. Ignorate u valore mediu in ogni casu MPD, chì pò esse diversu per una quantità di motivi, cum'è diversi cavi Ethernet è latenza di core differente. A disparità osservata è u spike in i valori per a carta XXV710 ùn sò micca prisenti in l'Intel FPGA PAC N3000.

RMS di 8 Consecutive Master Offset Comparaison

Cunclusioni

U percorsu di dati FPGA trà QSFP28 (25G MAC) è Intel XL710 (40G MAC) aghjunghje una latenza di pacchettu variabile chì affetta a precisione di approssimazione di u PTP Slave. Aghjunghjendu u supportu Transparent Clock (T-TC) in a logica soft FPGA di Intel FPGA PAC N3000 furnisce una compensazione di sta latenza di pacchettu appendu u so tempu di residenza in u campu di correzione di i missaghji PTP incapsulati. I risultati cunfirmanu chì u mecanismu T-TC migliurà a precisione di u rendiment di l'esclava PTP4l.

Inoltre, u Risultatu di Test di Traffic IXIA in a pagina 5 mostra chì u supportu T-TC in u percorsu di dati FPGA aumenta u rendiment PTP da almenu 4x, cumparatu cù l'Intel FPGA PAC N3000 senza supportu T-TC. L'Intel FPGA PAC N3000 cù T-TC presenta un offset maestru di u peghju casu di 53 ns sottu carichi di trafficu in entrata, uscita o bidirezionale à u limitu di capacità di u canali (25 Gbps). Dunque, cù u supportu T-TC, u rendimentu Intel FPGA PAC N3000 PTP hè più precisu è menu propensu à variazioni di rumore.

In lperf3 Traffic Test in a pagina 10, u rendiment PTP di l'Intel FPGA PAC N3000 cù T-TC attivatu hè paragunatu cù una carta XXV710. Questa prova hà catturatu i dati PTP4l per i dui orologi slave sottu u trafficu di entrata o di uscita chì hè scambiatu trà i dui ospiti di a carta Intel FPGA PAC N3000 è XXV710. L'offset maestru peghju osservatu in l'Intel FPGA PAC N3000 hè almenu 5x più bassu di a carta XXV710. Inoltre, a deviazione standard di l'offsets catturati prova ancu chì u supportu T-TC di Intel FPGA PAC N3000 permette una approssimazione più liscia di u clock di u Grandmaster.

Per cunvalidà ulteriormente a prestazione PTP di Intel FPGA PAC N3000, l'opzioni di teste potenziali includenu:

• Validazione sottu differente PTP profiles è i tassi di messagiu per più di un ligame Ethernet.
• Evaluazione di lperf3 Traffic Test in pagina 10 cun un cambiatore più avanzatu chì permette di più elevate rates di messagi PTP.
• Evaluazione di a funziunalità T-SC è a so precisione di timing PTP sottu G.8273.2 Testing di Conformità.

Storia di Revisione di Documenti per Test IEEE 1588 V2

 

Documentu Versione	Cambiamenti
2020.05.30	Liberazione iniziale.

 

Documenti / Risorse

Intel FPGA Programmable Acceleration Card N3000 [pdfGuida di l'utente Scheda di accelerazione programmabile FPGA, N3000, Scheda di accelerazione programmabile N3000, Scheda di accelerazione programmabile FPGA N3000, FPGA, Test IEEE 1588 V2

Referenze

• Manuale d'usu