intel FPGA Programmable Acceleration Card N3000 User Guide
Pasiuna
Background
Ang Intel FPGA Programmable Acceleration Card N3000 sa usa ka virtualized radio access network (vRAN) nanginahanglan og suporta para sa IEEE1588v2 isip Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) aron ma-iskedyul ang mga buluhaton sa software sa tukmang paagi. Ang Intel Ethernet Controller XL710 sa Intel® FPGA PAC N3000 naghatag og suporta sa IEEE1588v2. Bisan pa, ang agianan sa datos sa FPGA nagpaila sa jitter nga nakaapekto sa pasundayag sa PTP. Ang pagdugang sa usa ka transparent clock (T-TC) nga sirkito makapahimo sa Intel FPGA PAC N3000 nga mabayran ang internal nga latency sa FPGA niini ug maminusan ang mga epekto sa jitter, nga nagtugot sa T-TSC nga mabanabana ang Oras sa Adlaw sa Grandmaster (ToD) nga episyente.
Tumong
Kini nga mga pagsulay nagpamatuod sa paggamit sa Intel FPGA PAC N3000 isip IEEE1588v2 nga ulipon sa Open Radio Access Network (O-RAN). Kini nga dokumento naghulagway:
- Pag-setup sa pagsulay
- Proseso sa pag-verify
- Pag-evaluate sa performance sa transparent nga mekanismo sa orasan sa FPGA path sa Intel FPGA PAC N3000
- PTP performance sa Intel FPGA PAC N3000 Ang performance sa Intel FPGA PAC N3000 nga nagsuporta sa transparent nga orasan mao ang
itandi sa Intel FPGA PAC N3000 nga walay transparent nga orasan ingon man sa laing Ethernet card XXV710 ubos sa lain-laing mga kahimtang sa trapiko ug PTP configurations.
Mga Feature ug Limitasyon
Ang mga bahin ug mga limitasyon sa validation alang sa suporta sa Intel FPGA PAC N3000 IEEE1588v2 mao ang mosunod:
- Software stack nga gigamit: Linux PTP Project (PTP4l)
- Nagsuporta sa mosunod nga telecom profiles:
- 1588v2 (default)
- G.8265.1
- G.8275.1
- Nagsuporta sa duha ka lakang nga orasan sa ulipon sa PTP.
Intel Corporation. Tanang katungod gigahin. Ang Intel, ang logo sa Intel, ug uban pang mga marka sa Intel mao ang mga marka sa pamatigayon sa Intel Corporation o mga subsidiary niini. Gigarantiya sa Intel ang paghimo sa iyang mga produkto nga FPGA ug semiconductor sa kasamtangang mga espesipikasyon subay sa standard warranty sa Intel, apan adunay katungod sa paghimog mga pagbag-o sa bisan unsang produkto ug serbisyo bisan unsang orasa nga wala’y pahibalo. Ang Intel walay responsibilidad o tulubagon nga naggikan sa aplikasyon o paggamit sa bisan unsang impormasyon, produkto, o serbisyo nga gihulagway dinhi gawas sa dayag nga giuyonan sa pagsulat sa Intel. Gitambagan ang mga kostumer sa Intel nga makuha ang pinakabag-o nga bersyon sa mga detalye sa aparato sa dili pa magsalig sa bisan unsang gipatik nga kasayuran ug sa dili pa magbutang mga order alang sa mga produkto o serbisyo. *Ang ubang mga ngalan ug mga tatak mahimong maangkon nga gipanag-iya sa uban.
- Nagsuporta sa end-to-end multicast mode.
- Nagsuporta sa PTP message exchange frequency nga hangtod sa 128 Hz.
- Kini usa ka limitasyon sa plano sa validation ug nagtrabaho sa Grandmaster. Ang mga pag-configure sa PTP nga mas taas kaysa 128 nga mga pakete matag segundo alang sa mga mensahe sa PTP mahimong posible.
- Tungod sa mga limitasyon sa Cisco* Nexus* 93180YC-FX switch nga gigamit sa validation setup, ang mga resulta sa performance ubos sa iperf3 traffic conditions nagtumong sa PTP message exchange rate nga 8 Hz.
- Pagsuporta sa Encapsulation:
- Pagdala sa L2 (hilaw nga Ethernet) ug L3 (UDP/IPv4/IPv6)
Mubo nga sulat: Niini nga dokumento, ang tanang resulta naggamit ug usa ka 25Gbps Ethernet link.
- Pagdala sa L2 (hilaw nga Ethernet) ug L3 (UDP/IPv4/IPv6)
Mga Tool ug Mga Bersyon sa Driver
| Mga galamiton | Bersyon |
| BIOS | Intel Server Board S2600WF 00.01.0013 |
| OS | CentOS 7.6 |
| Kernel | kernel-rt-3.10.0-693.2.2.rt56.623.el7.src. |
| Data Plane Development Kit (DPDK) | 18.08 |
| Intel C Compiler | 19.0.3 |
| Intel XL710 Driver (i40e driver) | 2.8.432.9.21 |
| PTP4l | 2.0 |
| IxExplorer | 8.51.1800.7 EA-Patch1 |
| lperf3 | 3.0.11 |
| trafgen | Netsniff-ng 0.6.6 Toolkit |
Pagsulay sa Trapiko sa IXIA
Ang unang set sa PTP performance benchmarks para sa Intel FPGA PAC N3000 naggamit ug IXIA* nga solusyon para sa network ug PTP conformance testing. Ang IXIA XGS2 chassis box naglakip sa IXIA 40 PORT NOVUS-R100GE8Q28 card ug IxExplorer nga naghatag ug graphical interface para sa pag-set up sa usa ka virtual PTP Grandmaster sa DUT (Intel FPGA PAC N3000) sa usa ka 25 Gbps direct Ethernet connection. Ang block diagram sa ubos naghulagway sa gipuntirya nga testing topology alang sa IXIA-based benchmarks. Ang tanan nga mga resulta naggamit sa IXIA-generated traffic para sa ingress traffic tests ug naggamit sa trafgen tool sa Intel FPGA PAC N3000 host para sa egress traffic tests, diin ang ingress o egress nga direksyon kanunay gikan sa perspektibo sa DUT (Intel FPGA PAC N3000 ) host. Sa duha ka mga kaso, ang kasagaran nga rate sa trapiko mao ang 24 Gbps. Kini nga pag-setup sa pagsulay naghatag usa ka baseline nga kinaiya sa performance sa PTP sa Intel FPGA PAC N3000 nga adunay mekanismo sa T-TC nga gipagana, ingon man usab sa pagtandi niini sa dili TC nga Intel FPGA PAC N3000 nga imahe sa pabrika sa ilawom sa ITU-T G.8275.1 PTP profile.
Topology para sa Intel FPGA PAC N3000 Traffic Tests ubos sa IXIA Virtual Grandmaster
Resulta sa Pagsulay sa Trapiko sa IXIA
Ang mosunod nga pagtuki nagkuha sa PTP performance sa TC-enabled Intel FPGA PAC N3000 ubos sa ingress ug egress nga kondisyon sa trapiko. Niini nga seksyon, ang PTP profile Ang G.8275.1 gisagop para sa tanang mga pagsulay sa trapiko ug pagkolekta sa datos.
Gidak-on sa Master Offset
Ang mosunod nga numero nagpakita sa kadako sa master offset nga naobserbahan sa PTP4l slave client sa Intel FPGA PAC N3000 host isip function sa elapsed time under ingress, egress ug bidirectional traffic (average throughput of 24.4Gbps).
Mean Path Delay (MPD)
Ang mosunod nga numero nagpakita sa kahulogan sa paglangan sa dalan, ingon nga kalkulado sa PTP4 ulipon nga naggamit sa Intel FPGA PAC N3000 ingon sa usa ka network interface card, alang sa sama nga pagsulay sa ibabaw sa numero. Ang kinatibuk-ang gidugayon sa matag usa sa tulo ka mga pagsulay sa trapiko labing menos 16 ka oras.
Ang mosunod nga talaan naglista sa istatistikal nga pagtuki sa tulo ka mga pagsulay sa trapiko. Ubos sa usa ka load sa trapiko duol sa kapasidad sa channel, ang PTP4l nga ulipon nga naggamit sa Intel FPGA PAC N3000 nagmintinar sa iyang phase offset ngadto sa virtual grandmaster sa IXIA sulod sa 53 ns alang sa tanang mga pagsulay sa trapiko. Dugang pa, ang standard deviation sa master offset magnitude ubos sa 5 ns.
Mga Detalye sa Estadistika sa Pagganap sa PTP
| G.8275.1 PTP Profile | Ingress Traffic (24Gbps) | Trapiko sa Paggawas (24Gbps) | Bidirectional nga Trapiko (24Gbps) |
| RMS | 6.35 ns | 8.4 ns | 9.2 ns |
| StdDev (sa abs(max) offset) | 3.68 ns | 3.78 ns | 4.5 ns |
| StdDev (sa MPD) | 1.78 ns | 2.1 ns | 2.38 ns |
| Max offset | 36 ns | 33 ns | 53 ns |
Ang mosunod nga mga numero nagrepresentar sa gidak-on sa master offset ug ang mean path delay (MPD), ubos sa 16 ka oras nga 24 Gbps bidirectional traffic test alang sa lain-laing PTP encapsulations. Ang wala nga mga graph niini nga mga numero nagtumong sa PTP benchmarks ubos sa IPv4/UDP encapsulation, samtang ang PTP messaging encapsulation sa tuo nga mga graph anaa sa L2 (raw Ethernet). Ang pasundayag sa ulipon sa PTP4l susama ra, ang pinakagrabe nga kaso nga master offset magnitude mao ang 53 ns ug 45 ns alang sa IPv4/UDP ug L2 encapsulation, matag usa. Ang standard deviation sa magnitude offset mao ang 4.49 ns ug 4.55 ns alang sa IPv4/UDP ug L2 encapsulation, matag usa.
Gidak-on sa Master Offset
Ang mosunod nga numero nagpakita sa kadako sa master offset ubos sa 24 Gbps bidirectional nga trapiko, IPv4 (wala) ug L2 (tuo) nga encapsulation, G8275.1 Profile.
Mean Path Delay (MPD)
Ang mosunod nga numero nagpakita sa mean path delay sa Intel FPGA PAC N3000 host PTP4l nga ulipon ubos sa 24 Gbps bidirectional traffic, IPv4 (wala) ug L2 (tuo) encapsulation, G8275.1 Profile.
Ang hingpit nga mga kantidad sa MPD dili usa ka tin-aw nga timailhan sa pagkamakanunayon sa PTP, tungod kay nagdepende kini sa mga kable sa gitas-on, latency sa agianan sa datos ug uban pa; bisan pa, ang pagtan-aw sa ubos nga mga variation sa MPD (2.381 ns ug 2.377 ns alang sa IPv4 ug L2 nga kaso, matag usa) nagpatin-aw nga ang kalkulasyon sa PTP MPD kanunay nga tukma sa parehas nga mga encapsulation. Gipamatud-an niini ang pagkamakanunayon sa pasundayag sa PTP sa parehas nga mga mode sa encapsulation. Ang pagbag-o sa lebel sa kalkulado nga MPD sa L2 graph (sa ibabaw nga numero, tuo nga graph) tungod sa incremental nga epekto sa gipadapat nga trapiko. Una, ang channel walay trabaho (MPD rms kay 55.3 ns), unya ang ingress traffic kay gipadapat (ikaduha nga incremental nga lakang, MPD rms kay 85.44 ns), gisundan sa dungan nga egress traffic, nga miresulta sa kalkulado nga MPD nga 108.98 ns. Ang mosunud nga mga numero nag-overlay sa kadako sa master offset ug ang kalkulado nga MPD sa bidirectional nga pagsulay sa trapiko nga gigamit sa usa ka ulipon nga PTP4l gamit ang Intel FPGA PAC N3000 nga adunay mekanismo sa T-TC, ingon man sa lain nga naggamit sa Intel FPGA PACN3000 nga wala TC pagpaandar. Ang T-TC Intel FPGA PAC N3000 tests (orange) magsugod gikan sa time zero, samtang ang PTP test nga naggamit sa non-TC Intel FPGA PAC N3000 (asul) magsugod sa T = 2300 segundos.
Gidak-on sa Master Offset
Ang mosunod nga numero nagpakita sa kadako sa master offset ubos sa Ingress traffic (24 Gbps), nga adunay ug walay TTC nga suporta, G.8275.1 Profile.
Sa ibabaw nga numero, ang PTP performance sa TC-enabled Intel FPGA PAC N3000 ubos sa trapiko susama sa non-TC Intel FPGA PAC N3000 sa unang 2300 segundos. Ang pagka-epektibo sa mekanismo sa T-TC sa Intel FPGA PAC N3000 gipasiugda sa bahin sa pagsulay (pagkahuman sa ika-2300 nga segundo) diin ang patas nga karga sa trapiko gipadapat sa mga interface sa duha ka mga kard. Sa susama sa numero sa ubos, ang mga kalkulasyon sa MPD naobserbahan sa wala pa ug pagkahuman sa paggamit sa trapiko sa channel. Ang pagka-epektibo sa mekanismo sa T-TC gipasiugda sa pagbayad sa oras sa pagpuyo sa mga pakete nga mao ang packet latency pinaagi sa FPGA nga agianan tali sa 25G ug 40G MACs.
Mean Path Delay (MPD)
Ang mosunod nga numero nagpakita sa kahulogan sa paglangan sa dalan sa Intel FPGA PAC N3000 host PTP4l nga ulipon ubos sa Ingress traffic (24 Gbps), nga adunay ug walay T-TC nga suporta, G.8275.1 Profile.
Kini nga mga numero nagpakita sa servo algorithm sa ulipon sa PTP4l, tungod sa pagtul-id sa oras sa pinuy-anan sa TC, atong makita ang gagmay nga mga kalainan sa kasagaran nga mga kalkulasyon sa paglangan sa dalan. Busa, ang epekto sa pag-usab-usab sa paglangan sa master offset approximation gipakunhod. Ang mosunod nga talaan naglista sa statistical analysis sa performance sa PTP, nga naglakip sa RMS ug standard deviation sa master offset, standard deviation sa mean path delay, ingon man sa worst-case master offset alang sa Intel FPGA PAC N3000 nga adunay ug walay T- Suporta sa TC.
Mga Detalye sa Estadistika sa Pagganap sa PTP Ubos sa Trapiko sa Ingress
| Ingress Traffic (24Gbps) G.8275.1 PTP Profile | Intel FPGA PAC N3000 uban sa T-TC | Intel FPGA PAC N3000 nga walay T-TC |
| RMS | 6.34 ns | 40.5 ns |
| StdDev (sa abs(max) offset) | 3.65 ns | 15.5 ns |
| StdDev (sa MPD) | 1.79 ns | 18.1 ns |
| Max offset | 34 ns | 143 ns |
Usa ka direkta nga pagtandi sa gisuportahan sa TC nga Intel FPGA PAC N3000 sa non-TC nga bersyon
Nagpakita nga ang performance sa PTP maoy 4x ngadto sa 6x nga mas ubos labot sa bisan unsa nga estadistika
metrics (worst-case, RMS o standard deviation sa master offset). Ang pinakagrabe nga kaso
master offset para sa G.8275.1 PTP configuration sa T-TC Intel FPGA PAC N3000 kay 34
ns ubos sa mga kondisyon sa trapiko sa pagsulod sa limitasyon sa bandwidth sa channel (24.4Gbps).
lperf3 Pagsulay sa Trapiko
Kini nga seksyon naghulagway sa iperf3 traffic benchmarking test aron mas masusi ang performance sa PTP sa Intel FPGA PAC N3000. Ang iperf3 nga himan gigamit sa pagsundog sa aktibo nga kahimtang sa trapiko. Ang topology sa network sa mga benchmark sa trapiko sa iperf3, nga gipakita sa numero sa ubos, naglakip sa koneksyon sa duha ka mga server, ang matag usa naggamit sa usa ka DUT card (Intel FPGA PAC N3000 ug XXV710), sa Cisco Nexus 93180YC FX switch. Ang switch sa Cisco naglihok isip Boundary Clock (T-BC) tali sa duha ka DUT PTP nga mga ulipon ug sa Calnex Paragon-NEO Grandmaster.
Network Topology para sa Intel FPGA PAC N3000 lperf3 Traffic Test
Ang PTP4l nga output sa matag usa sa DUT hosts naghatag og data measurements sa PTP performance alang sa matag slave device sa setup (Intel FPGA PAC N3000 ug XXV710). Para sa iperf3 traffic test, ang mosunod nga mga kondisyon ug mga configuration magamit sa tanang mga graph ug performance analysis:
- 17 Gbps aggregated bandwidth sa trapiko (parehong TCP ug UDP), egress man o ingress o bidirectional sa Intel FPGA PAC N3000.
- IPv4 encapsulation sa PTP packets, tungod sa limitasyon sa configuration sa Cisco Nexus 93180YC-FX switch.
- PTP message exchange rate limitado sa 8 packets/second, tungod sa configuration limitation sa Cisco Nexus 93180YC-FX switch.
perf3 Resulta sa Pagsulay sa Trapiko
Ang mosunod nga pagtuki nagkuha sa performance sa Intel FPGA PAC N3000 ug XXV710 card, parehong dungan nga naglihok isip network interface card sa PTP ulipon (T-TSC) ang Calnex Paragon NEO Grandmaster pinaagi sa T-BC Cisco switch.
Ang mosunod nga mga numero nagpakita sa kadako sa master offset ug MPD sa paglabay sa panahon alang sa tulo ka lain-laing mga pagsulay sa trapiko gamit ang Intel FPGA PAC N3000 nga adunay T-TC ug XXV710 card. Sa duha nga mga kard, ang bidirectional nga trapiko adunay labing kadaghan nga epekto sa pasundayag sa PTP4l. Ang gidugayon sa pagsulay sa trapiko 10 ka oras ang gitas-on. Sa mosunod nga mga numero, ang ikog sa graph nagtimaan sa usa ka punto sa oras diin ang trapiko mohunong ug ang gidak-on sa PTP master offset moubos sa iyang ubos nga lebel, tungod sa idle channel.
Gidak-on sa Master Offset alang sa Intel FPGA PAC N3000
Ang mosunod nga numero nagpakita sa kahulogan sa paglangan sa dalan alang sa Intel FPGA PAC N3000 uban sa T TC, ubos sa ingress, egress ug bidirectional iperf3 trapiko.
Mean Path Delay (MPD) para sa Intel FPGA PAC N3000
Ang mosunod nga numero nagpakita sa kahulogan sa paglangan sa dalan alang sa Intel FPGA PAC N3000 uban sa T TC, ubos sa ingress, egress ug bidirectional iperf3 trapiko.
Gidak-on sa Master Offset alang sa XXV710
Ang mosunod nga numero nagpakita sa kadako sa master offset para sa XXV710, ubos sa ingress, egress ug bidirectional iperf3 nga trapiko.
Mean Path Delay (MPD) para sa XXV710
Ang mosunod nga numero nagpakita sa mean nga paglangan sa agianan para sa XXV710, ubos sa pagsulod, egress ug bidirectional iperf3 nga trapiko.
Mahitungod sa Intel FPGA PAC N3000 PTP performance, ang pinakagrabe nga kaso nga master offset ubos sa bisan unsang kahimtang sa trapiko anaa sa sulod sa 90 ns. Samtang ubos sa parehas nga bidirectional nga kondisyon sa trapiko, ang RMS sa Intel FPGA PAC N3000 master offset mao ang 5.6x nga mas maayo kaysa sa usa sa XXV710 card.
| Intel FPGA PAC N3000 | XXV710 nga Card | |||||
| Trapiko sa Ingress10G | Paggawas sa Trapiko 18G | Bidirectional nga Trapiko18G | Trapiko sa Ingress18G | Paggawas sa Trapiko 10G | Bidirectional nga Trapiko18G | |
| RMS | 27.6 ns | 14.2 ns | 27.2 ns | 93.96 ns | 164.2 ns | 154.7 ns |
| StdDev(sa abs(max) offset) | 9.8 ns | 8.7 ns | 14.6 ns | 61.2 ns | 123.8 ns | 100 ns |
| StdDev (sa MPD) | 21.6 ns | 9.2 ns | 20.6 ns | 55.58 ns | 55.3 ns | 75.9 ns |
| Max offset | 84 ns | 62 ns | 90 ns | 474 ns | 1,106 ns | 958 ns |
Ilabi na, ang master offset sa Intel FPGA PAC N3000 adunay mas ubos nga standard deviation,
labing menos 5x ubos sa XXV710 card, nagpasabot nga ang PTP nga gibanabana sa
Ang orasan sa Grandmaster dili kaayo sensitibo sa latency o kasaba nga mga kalainan sa ilawom sa trapiko sa
Intel FPGA PAC N3000.
Kung itandi sa Resulta sa Pagsulay sa Trapiko sa IXIA sa panid 5, ang labing grabe nga kaso nga kadako sa
ang master offset nga adunay T-TC nga nakapahimo sa Intel FPGA PAC N3000 makita nga mas taas. Gawas pa
ang mga kalainan sa topology sa network ug mga bandwidth sa channel, kini tungod sa Intel
Ang FPGA PAC N3000 nadakpan ubos sa G.8275.1 PTP profile (16 Hz sync rate), samtang
ang rate sa mensahe sa pag-sync sa kini nga kaso gipugngan sa 8 nga mga pakete matag segundo.
Gidak-on sa Master Offset Comparison
Ang mosunod nga numero nagpakita sa kadako sa master offset nga pagtandi ubos sa bidirectional iperf3 nga trapiko.
Pagtandi sa Mean Path Delay (MPD).
Ang mosunud nga numero nagpakita sa mean path delay nga pagtandi ubos sa bidirectional iperf3 nga trapiko.
Ang labaw nga performance sa PTP sa Intel FPGA PAC N3000, kon itandi sa XXV710 card, gisuportahan usab sa dayag nga mas taas nga pagtipas sa kalkulado nga mean path delay (MPD) para sa XXV710 ug Intel FPGA PAC N3000 sa matag usa sa gipunting nga pagsulay sa trapiko, alang sa exampang bidirectional nga trapiko sa iperf3. Ibaliwala ang mean value sa matag MPD case, nga mahimong lahi tungod sa daghang rason, sama sa lain-laing Ethernet cable ug lain-laing core latency. Ang nakita nga disparity ug spike sa mga kantidad alang sa XXV710 card wala sa Intel FPGA PAC N3000.
RMS sa 8 Sunod-sunod nga Master Offset Comparison
Panapos
Ang FPGA data path tali sa QSFP28 (25G MAC) ug Intel XL710 (40G MAC) nagdugang sa usa ka variable packet latency nga makaapekto sa gibanabana nga katukma sa PTP Slave. Ang pagdugang sa Transparent Clock (T-TC) nga suporta sa FPGA soft logic sa Intel FPGA PAC N3000 naghatag ug bayad niini nga packet latency pinaagi sa pagdugang sa iyang residence time sa correction field sa encapsulated PTP messages. Gipamatud-an sa mga resulta nga ang mekanismo sa T-TC nagpalambo sa katukma sa pagbuhat sa PTP4l nga ulipon.
Usab, ang Resulta sa Pagsulay sa Trapiko sa IXIA sa panid 5 nagpakita nga ang suporta sa T-TC sa agianan sa datos sa FPGA nagpauswag sa pasundayag sa PTP sa labing menos 4x, kung itandi sa Intel FPGA PAC N3000 nga wala’y suporta sa T-TC. Ang Intel FPGA PAC N3000 nga adunay T-TC nagpresentar sa usa ka pinakagrabe nga kaso nga master offset nga 53 ns ubos sa ingress, egress o bidirectional nga mga load sa trapiko sa limitasyon sa kapasidad sa channel (25 Gbps). Busa, uban sa T-TC nga suporta, ang Intel FPGA PAC N3000 PTP performance mao ang duha nga mas tukma ug dili kaayo prone sa kasaba kalainan.
Sa lperf3 Traffic Test sa pahina 10, ang performance sa PTP sa Intel FPGA PAC N3000 nga adunay T-TC enabled gitandi sa usa ka XXV710 card. Nakuha sa kini nga pagsulay ang datos sa PTP4l alang sa duha nga mga orasan sa ulipon sa ilawom sa trapiko sa pagsulod o paggawas nga gibaylo tali sa duha nga host sa Intel FPGA PAC N3000 ug XXV710 nga kard. Ang pinakagrabe nga kaso nga master offset nga naobserbahan sa Intel FPGA PAC N3000 labing menos 5x nga mas ubos kaysa sa XXV710 card. Usab, ang standard deviation sa mga nakuha nga offset nagpamatuod usab nga ang T-TC nga suporta sa Intel FPGA PAC N3000 nagtugot sa hapsay nga pagbanabana sa orasan sa Grandmaster.
Aron mapamatud-an pa ang performance sa PTP sa Intel FPGA PAC N3000, ang posibleng mga opsyon sa pagsulay naglakip sa:
- Pag-validate ubos sa lain-laing PTP profiles ug mga rate sa mensahe alang sa labaw sa usa ka Ethernet link.
- Pagsusi sa lperf3 Traffic Test sa pahina 10 nga adunay mas abante nga switch nga nagtugot sa mas taas nga PTP message rates.
- Ebalwasyon sa T-SC functionality ug sa iyang PTP timing accuracy ubos sa G.8273.2 Conformance Testing.
Kasaysayan sa Pagbag-o sa Dokumento para sa IEEE 1588 V2 Test
| Dokumento Bersyon | Mga kausaban |
| 2020.05.30 | Inisyal nga pagpagawas. |
Mga Dokumento / Mga Kapanguhaan
 |
intel FPGA Programmable Acceleration Card N3000 [pdf] Giya sa Gumagamit FPGA Programmable Acceleration Card, N3000, Programmable Acceleration Card N3000, FPGA Programmable Acceleration Card N3000, FPGA, IEEE 1588 V2 Test |
