Guide de l'utilisateur de la carte d'accélération programmable Intel FPGA N3000

Introduction

Arrière-plan

La carte d'accélération programmable Intel FPGA N3000 dans un réseau d'accès radio virtualisé (vRAN) nécessite la prise en charge de l'IEEE1588v2 en tant qu'horloges esclaves de télécommunications PTP (Precision Time Protocol) (T-TSC) pour planifier les tâches logicielles de manière appropriée. Le contrôleur Ethernet Intel XL710 dans Intel® FPGA PAC N3000 fournit la prise en charge IEEE1588v2. Cependant, le chemin de données FPGA introduit une gigue qui affecte les performances PTP. L'ajout d'un circuit d'horloge transparente (T-TC) permet au FPGA PAC N3000 d'Intel de compenser sa latence interne FPGA et atténue les effets de la gigue, ce qui permet au T-TSC d'approcher efficacement l'heure du jour (ToD) du Grandmaster.

Objectif

Ces tests valident l'utilisation d'Intel FPGA PAC N3000 comme esclave IEEE1588v2 dans Open Radio Access Network (O-RAN). Ce document décrit :

• Configuration du test
• Processus de vérification
• Évaluation des performances du mécanisme d'horloge transparent dans le chemin FPGA d'Intel FPGA PAC N3000
• Performances PTP du FPGA PAC N3000 d'Intel Les performances du FPGA PAC N3000 d'Intel supportant l'horloge transparente sont
  par rapport au FPGA Intel PAC N3000 sans horloge transparente ainsi qu'à une autre carte Ethernet XXV710 dans diverses conditions de trafic et configurations PTP.

Caractéristiques et limites

Les fonctionnalités et limitations de validation pour la prise en charge Intel FPGA PAC N3000 IEEE1588v2 sont les suivantes :

• Pile logicielle utilisée : Linux PTP Project (PTP4l)
• Prend en charge les télécoms suivantsfiles:
  •  1588v2 (par défaut)
  • G.8265.1
  • G.8275.1
• Prend en charge l'horloge esclave PTP en deux étapes.

Société intel. Tous les droits sont réservés. Intel, le logo Intel et les autres marques Intel sont des marques commerciales d'Intel Corporation ou de ses filiales. Intel garantit les performances de ses produits FPGA et semi-conducteurs selon les spécifications actuelles conformément à la garantie standard d'Intel, mais se réserve le droit d'apporter des modifications à tout produit et service à tout moment et sans préavis. Intel n'assume aucune responsabilité découlant de l'application ou de l'utilisation de toute information, produit ou service décrit dans le présent document, sauf accord exprès et écrit d'Intel. Il est conseillé aux clients d'Intel d'obtenir la dernière version des spécifications de l'appareil avant de se fier aux informations publiées et avant de passer des commandes de produits ou de services. * D'autres noms et marques peuvent être revendiqués comme la propriété d'autrui.

• Prend en charge le mode multidiffusion de bout en bout.
• Prend en charge la fréquence d'échange de messages PTP jusqu'à 128 Hz.
  • Il s'agit d'une limitation du plan de validation et du Grand Maître employé. Des configurations PTP supérieures à 128 paquets par seconde pour les messages PTP peuvent être possibles.
• En raison des limitations du commutateur Cisco* Nexus* 93180YC-FX utilisé dans la configuration de validation, les résultats de performances dans des conditions de trafic iperf3 se réfèrent à un taux d'échange de messages PTP de 8 Hz.
• Prise en charge de l'encapsulation :
  • Transport sur L2 (Ethernet brut) et L3 (UDP/IPv4/IPv6)
    Note: Dans ce document, tous les résultats utilisent une seule liaison Ethernet 25 Gbit/s.

Outils et versions de pilotes

Outils	Version
BIOS	Carte serveur Intel S2600WF 00.01.0013
OS	CentOS 7.6
Noyau	noyau-rt-3.10.0-693.2.2.rt56.623.el7.src.
Kit de développement de plan de données (DPDK)	18.08
Compilateur Intel C	19.0.3
Pilote Intel XL710 (pilote i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorateur	8.51.1800.7 EA-Patch1
lperf3	3.0.11
trafic	Boîte à outils Netsniff-ng 0.6.6

 Test de trafic IXIA

Le premier ensemble de tests de performance PTP pour Intel FPGA PAC N3000 utilise une solution IXIA* pour les tests de conformité réseau et PTP. Le boîtier de châssis IXIA XGS2 comprend une carte IXIA 40 PORT NOVUS-R100GE8Q28 et IxExplorer qui fournit une interface graphique pour configurer un grand maître PTP virtuel vers le DUT (Intel FPGA PAC N3000) via une seule connexion Ethernet directe de 25 Gbit/s. Le schéma fonctionnel ci-dessous illustre la topologie de test ciblée pour les benchmarks basés sur IXIA. Tous les résultats utilisent le trafic généré par IXIA pour les tests de trafic d'entrée et utilisent l'outil de trafic sur l'hôte Intel FPGA PAC N3000 pour les tests de trafic de sortie, où la direction d'entrée ou de sortie est toujours du point de vue du DUT (Intel FPGA PAC N3000 ) héberger. Dans les deux cas, le débit moyen du trafic est de 24 Gbps. Cette configuration de test fournit une caractérisation de base des performances PTP d'Intel FPGA PAC N3000 avec le mécanisme T-TC activé, ainsi qu'une comparaison avec l'image d'usine non-TC Intel FPGA PAC N3000 sous l'ITU-T G.8275.1 PTP profile.

Topologie pour les tests de trafic Intel FPGA PAC N3000 sous IXIA Virtual Grandmaster

Résultat du test de trafic IXIA

L'analyse suivante capture les performances PTP du processeur Intel FPGA PAC N3000 compatible TC dans des conditions de trafic d'entrée et de sortie. Dans cette section, le PTP profile G.8275.1 a été adopté pour tous les tests de trafic et la collecte de données.

Amplitude du décalage principal

La figure suivante montre l'ampleur du décalage maître observé par le client esclave PTP4l de l'hôte Intel FPGA PAC N3000 en fonction du temps écoulé sous le trafic d'entrée, de sortie et bidirectionnel (débit moyen de 24.4 Gbit/s).

Délai de trajet moyen (MPD)

La figure suivante montre le retard de chemin moyen, tel que calculé par l'esclave PTP4 qui utilise Intel FPGA PAC N3000 comme carte d'interface réseau, pour le même test que la figure ci-dessus. La durée totale de chacun des trois tests de circulation est d'au moins 16 heures.

Le tableau suivant répertorie l'analyse statistique des trois tests de trafic. Sous une charge de trafic proche de la capacité du canal, l'esclave PTP4l qui utilise le FPGA PAC N3000 d'Intel maintient son décalage de phase par rapport au grand maître virtuel de l'IXIA dans les 53 ns pour tous les tests de trafic. De plus, l'écart type de l'amplitude du décalage maître est inférieur à 5 ns.

Détails statistiques sur les performances PTP

G.8275.1 PTP Profile	Trafic d'entrée (24 Gbit/s)	Trafic de sortie (24 Gbit/s)	Trafic bidirectionnel (24 Gbit/s)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (du décalage abs(max))	3.68 ns	3.78 ns	4.5 ns
StdDev (de MPD)	1.78 ns	2.1 ns	2.38 ns
Décalage maximum	36 ns	33 ns	53 ns

 

Les figures suivantes représentent l'amplitude du décalage maître et le délai moyen du chemin (MPD), dans le cadre d'un test de trafic bidirectionnel 16 Gbit/s de 24 heures pour différentes encapsulations PTP. Les graphiques de gauche dans ces figures font référence aux benchmarks PTP sous encapsulation IPv4/UDP, tandis que l'encapsulation de messagerie PTP des graphiques de droite est en L2 (Ethernet brut). Les performances de l'esclave PTP4l sont assez similaires, l'amplitude du décalage maître dans le pire des cas est de 53 ns et 45 ns pour l'encapsulation IPv4/UDP et L2, respectivement. L'écart type du décalage d'amplitude est de 4.49 ns et 4.55 ns pour l'encapsulation IPv4/UDP et L2, respectivement.

Amplitude du décalage principal

La figure suivante montre l'ampleur du décalage maître sous un trafic bidirectionnel de 24 Gbit/s, encapsulation IPv4 (gauche) et L2 (droite), G8275.1 Profile.

Délai de trajet moyen (MPD)

La figure suivante montre le délai de chemin moyen de l'esclave PTP3000l de l'hôte Intel FPGA PAC N4 sous un trafic bidirectionnel de 24 Gbit/s, encapsulation IPv4 (gauche) et L2 (droite), G8275.1 Profile.

Les valeurs absolues du MPD ne sont pas une indication claire de la cohérence PTP, car elles dépendent de la longueur des câbles, de la latence du chemin de données, etc. cependant, l'examen des faibles variations MPD (2.381 ns et 2.377 ns pour les cas IPv4 et L2, respectivement) montre clairement que le calcul PTP MPD est toujours précis dans les deux encapsulations. Il vérifie la cohérence des performances PTP dans les deux modes d'encapsulation. Le changement de niveau du MPD calculé dans le graphique L2 (dans la figure ci-dessus, graphique de droite) est dû à l'effet incrémentiel du trafic appliqué. Tout d'abord, le canal est inactif (le MPD rms est de 55.3 ns), puis le trafic d'entrée est appliqué (deuxième étape incrémentielle, le MPD rms est de 85.44 ns), suivi du trafic de sortie simultané, ce qui donne un MPD calculé de 108.98 ns. Les figures suivantes superposent l'amplitude du décalage maître et le MPD calculé du test de trafic bidirectionnel appliqué à la fois à un esclave PTP4l utilisant le FPGA Intel PAC N3000 avec mécanisme T-TC, ainsi qu'à un autre qui utilise le FPGA Intel PACN3000 sans TC Fonctionnalité. Les tests T-TC Intel FPGA PAC N3000 (orange) commencent à partir du temps zéro, tandis que le test PTP qui utilise le non-TC Intel FPGA PAC N3000 (bleu) commence autour de T = 2300 secondes.

Amplitude du décalage principal

La figure suivante montre l'ampleur du décalage maître sous le trafic Ingress (24 Gbit/s), avec et sans prise en charge TTC, G.8275.1 Profile.

Dans la figure ci-dessus, les performances PTP du FPGA PAC N3000 Intel compatible TC sous trafic sont similaires à celles du FPGA PAC N3000 Intel non TC pendant les 2300 premières secondes. L'efficacité du mécanisme T-TC dans Intel FPGA PAC N3000 est mise en évidence dans le segment de test (après la 2300e seconde) où une charge de trafic égale est appliquée aux interfaces des deux cartes. De même dans la figure ci-dessous, les calculs MPD sont observés avant et après application du trafic sur le canal. L'efficacité du mécanisme T-TC est mise en évidence pour compenser le temps de séjour des paquets qui est la latence des paquets à travers le chemin FPGA entre les MAC 25G et 40G.

Délai de trajet moyen (MPD)

La figure suivante montre le délai de chemin moyen de l'esclave PTP3000l de l'hôte Intel FPGA PAC N4 sous trafic entrant (24 Gbit/s), avec et sans prise en charge de T-TC, G.8275.1 Profile.

Ces figures montrent l'algorithme d'asservissement de l'esclave PTP4l, en raison de la correction du temps de séjour du TC, nous voyons de petites différences dans les calculs de retard de trajet moyen. Par conséquent, l'impact des fluctuations de retard sur l'approximation du décalage maître est réduit. Le tableau suivant répertorie l'analyse statistique sur les performances PTP, qui comprend la valeur efficace et l'écart type du décalage maître, l'écart type du retard de chemin moyen, ainsi que le décalage maître dans le pire des cas pour le FPGA PAC N3000 d'Intel avec et sans T- Assistance technique.

Détails statistiques sur les performances PTP sous trafic entrant

Trafic entrant (24 Gbit/s) G.8275.1 PTP Profile	Intel FPGA PAC N3000 avec T-TC	Intel FPGA PAC N3000 sans T-TC
RMS	6.34 ns	40.5 ns
StdDev (du décalage abs(max))	3.65 ns	15.5 ns
StdDev (de MPD)	1.79 ns	18.1 ns
Décalage maximum	34 ns	143 ns

Une comparaison directe entre le FPGA PAC N3000 Intel pris en charge par TC et la version non TC
Montre que les performances PTP sont 4x à 6x inférieures par rapport à l'une des statistiques
métriques (pire cas, RMS ou écart type du décalage maître). Le pire des cas
le décalage principal pour la configuration G.8275.1 PTP du T-TC Intel FPGA PAC N3000 est de 34
ns dans des conditions de trafic entrant à la limite de la bande passante du canal (24.4 Gbps).

Test de trafic lperf3

Cette section décrit le test d'analyse comparative du trafic iperf3 pour évaluer plus en détail les performances PTP du FPGA PAC N3000 d'Intel. L'outil iperf3 a été utilisé pour émuler les conditions de trafic actives. La topologie de réseau des benchmarks de trafic iperf3, illustrée dans la figure ci-dessous, implique la connexion de deux serveurs, chacun utilisant une carte DUT (Intel FPGA PAC N3000 et XXV710), au commutateur Cisco Nexus 93180YC FX. Le commutateur Cisco agit comme une horloge limite (T-BC) entre les deux esclaves DUT PTP et le Calnex Paragon-NEO Grandmaster.

Topologie réseau pour le test de trafic Intel FPGA PAC N3000 lperf3

La sortie PTP4l sur chacun des hôtes DUT fournit des mesures de données des performances PTP pour chaque périphérique esclave dans la configuration (Intel FPGA PAC N3000 et XXV710). Pour le test de trafic iperf3, les conditions et configurations suivantes s'appliquent à tous les graphiques et à l'analyse des performances :

• Bande passante agrégée de trafic de 17 Gbit/s (à la fois TCP et UDP), en sortie ou en entrée ou bidirectionnelle vers Intel FPGA PAC N3000.
• Encapsulation IPv4 des paquets PTP, en raison d'une limitation de configuration sur le commutateur Cisco Nexus 93180YC-FX.
• Taux d'échange de messages PTP limité à 8 paquets/seconde, en raison d'une limitation de configuration sur le commutateur Cisco Nexus 93180YC-FX.

perf3 Résultat du test de trafic

L'analyse suivante capture les performances des cartes Intel FPGA PAC N3000 et XXV710, toutes deux agissant simultanément comme une carte d'interface réseau des esclaves PTP (T-TSC) du Calnex Paragon NEO Grandmaster via le commutateur Cisco T-BC.

Les figures suivantes montrent l'amplitude du décalage principal et du MPD au fil du temps pour trois tests de trafic différents utilisant le FPGA PAC N3000 d'Intel avec T-TC et la carte XXV710. Dans les deux cartes, le trafic bidirectionnel a le plus grand effet sur les performances PTP4l. Les durées des tests de circulation sont de 10 heures. Dans les figures suivantes, la queue du graphique marque un point dans le temps où le trafic s'arrête et l'amplitude du décalage maître PTP descend à ses niveaux bas, en raison du canal inactif.

Amplitude du décalage principal pour Intel FPGA PAC N3000

La figure suivante montre le délai de chemin moyen pour Intel FPGA PAC N3000 avec T TC, sous trafic d'entrée, de sortie et iperf3 bidirectionnel.

Délai de chemin moyen (MPD) pour Intel FPGA PAC N3000

La figure suivante montre le délai de chemin moyen pour Intel FPGA PAC N3000 avec T TC, sous trafic d'entrée, de sortie et iperf3 bidirectionnel.

Amplitude du décalage principal pour XXV710

La figure suivante montre l'ampleur du décalage maître pour XXV710, sous trafic d'entrée, de sortie et iperf3 bidirectionnel.

Délai de trajet moyen (MPD) pour XXV710

La figure suivante montre le délai de chemin moyen pour XXV710, sous trafic d'entrée, de sortie et iperf3 bidirectionnel.

En ce qui concerne les performances Intel FPGA PAC N3000 PTP, le pire décalage maître dans toutes les conditions de trafic est de 90 ns. Dans les mêmes conditions de trafic bidirectionnel, le RMS du décalage maître Intel FPGA PAC N3000 est 5.6 fois meilleur que celui de la carte XXV710.

	Intel FPGA PAC N3000			Carte XXV710
	Trafic entrant10 G	Trafic de sortie 18G	Trafic bidirectionnel18 G	Trafic entrant18 G	Trafic de sortie 10G	Trafic bidirectionnel18 G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev(du décalage abs(max))	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (de MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Décalage maximum	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Notamment, le décalage maître de l'Intel FPGA PAC N3000 a un écart type inférieur,
au moins 5x moins que la carte XXV710, signifie que l'approximation PTP de la
L'horloge Grandmaster est moins sensible à la latence ou aux variations de bruit sous le trafic dans le
Intel FPGA PAC N3000.
Par rapport au résultat du test de trafic IXIA à la page 5, l'ampleur la plus défavorable de
le décalage maître avec un Intel FPGA PAC N3000 compatible T-TC apparaît plus élevé. Outre
les différences dans la topologie du réseau et les bandes passantes des canaux, cela est dû à Intel
FPGA PAC N3000 capturé sous un G.8275.1 PTP profile (taux de synchronisation de 16 Hz), tandis que
le taux de messages de synchronisation dans ce cas est limité à 8 paquets par seconde.

Magnitude de la comparaison du décalage principal

La figure suivante montre l'ampleur de la comparaison de décalage maître sous le trafic iperf3 bidirectionnel.

Comparaison du délai de trajet moyen (MPD)

La figure suivante montre la comparaison du délai de chemin moyen sous le trafic iperf3 bidirectionnel.

Les performances PTP supérieures du FPGA PAC N3000 d'Intel, par rapport à la carte XXV710, sont également prises en charge par l'écart évidemment plus élevé du délai de chemin moyen calculé (MPD) pour XXV710 et FPGA PAC N3000 d'Intel dans chacun des tests de trafic ciblés, pour example trafic iperf3 bidirectionnel. Ignorez la valeur moyenne dans chaque cas MPD, qui peut être différente pour un certain nombre de raisons, telles que des câbles Ethernet différents et une latence de cœur différente. La disparité et le pic de valeurs observés pour la carte XXV710 ne sont pas présents dans le FPGA PAC N3000 d'Intel.

Comparaison RMS de 8 décalages maîtres consécutifs

Conclusion

Le chemin de données FPGA entre QSFP28 (25G MAC) et Intel XL710 (40G MAC) ajoute une latence de paquet variable qui affecte la précision d'approximation de l'esclave PTP. L'ajout de la prise en charge de l'horloge transparente (T-TC) dans la logique logicielle FPGA du FPGA PAC N3000 d'Intel permet de compenser cette latence de paquet en ajoutant son temps de séjour dans le champ de correction des messages PTP encapsulés. Les résultats confirment que le mécanisme T-TC améliore les performances de précision de l'esclave PTP4l.

En outre, le résultat du test de trafic IXIA à la page 5 montre que la prise en charge de T-TC dans le chemin de données FPGA améliore les performances PTP d'au moins 4x, par rapport à l'Intel FPGA PAC N3000 sans prise en charge de T-TC. Le FPGA PAC N3000 d'Intel avec T-TC présente un décalage maître dans le pire des cas de 53 ns sous des charges de trafic d'entrée, de sortie ou bidirectionnelles à la limite de la capacité du canal (25 Gbit/s). Ainsi, avec la prise en charge de T-TC, les performances Intel FPGA PAC N3000 PTP sont à la fois plus précises et moins sujettes aux variations de bruit.

Dans Test de trafic lperf3 à la page 10, les performances PTP de l'Intel FPGA PAC N3000 avec T-TC activé sont comparées à celles d'une carte XXV710. Ce test a capturé les données PTP4l pour les deux horloges esclaves sous le trafic d'entrée ou de sortie qui est échangé entre les deux hôtes de la carte Intel FPGA PAC N3000 et XXV710. Le pire décalage maître observé dans le FPGA PAC N3000 d'Intel est au moins 5 fois inférieur à celui de la carte XXV710. De plus, l'écart type des décalages capturés prouve également que le support T-TC du FPGA PAC N3000 d'Intel permet une approximation plus fluide de l'horloge du Grandmaster.

Pour valider davantage les performances PTP d'Intel FPGA PAC N3000, les options de test potentielles incluent :

• Validation sous différents PTP profiles et débits de messages pour plusieurs liaisons Ethernet.
• Évaluation du test de trafic lperf3 à la page 10 avec un commutateur plus avancé qui permet des débits de messages PTP plus élevés.
• Évaluation de la fonctionnalité T-SC et de sa précision de synchronisation PTP dans le cadre des tests de conformité G.8273.2.

Historique de révision du document pour le test IEEE 1588 V2

 

Document Version	Changements
2020.05.30	Version initiale.

 

Documents / Ressources

Carte d'accélération programmable Intel FPGA N3000 [pdf] Guide de l'utilisateur Carte d'accélération programmable FPGA, N3000, Carte d'accélération programmable N3000, Carte d'accélération programmable FPGA N3000, FPGA, Test IEEE 1588 V2

Références

• Manuel d'utilisation