intel FPGA Programmable Acceleration Card N3000 ຄູ່ມືຜູ້ໃຊ້

ແນະນຳ

ຄວາມເປັນມາ

Intel FPGA Programmable Acceleration Card N3000 ໃນເຄືອຂ່າຍການເຂົ້າໃຊ້ວິທະຍຸ virtualized (vRAN) ຕ້ອງການການຮອງຮັບ IEEE1588v2 ເປັນ Precision Time Protocol (PTP) Telecom Slave Clocks (T-TSC) ເພື່ອຈັດຕາຕະລາງວຽກຊອບແວໃຫ້ເໝາະສົມ. Intel Ethernet Controller XL710 ໃນ Intel® FPGA PAC N3000 ສະຫນອງການສະຫນັບສະຫນູນ IEEE1588v2. ຢ່າງໃດກໍຕາມ, ເສັ້ນທາງຂໍ້ມູນ FPGA ແນະນໍາ jitter ທີ່ມີຜົນກະທົບຕໍ່ການປະຕິບັດ PTP. ການເພີ່ມວົງຈອນໂມງໂປ່ງໃສ (T-TC) ຊ່ວຍໃຫ້ Intel FPGA PAC N3000 ຊົດເຊີຍສໍາລັບ FPGA latency ພາຍໃນຂອງຕົນແລະຫຼຸດຜ່ອນຜົນກະທົບຂອງ jitter, ເຊິ່ງອະນຸຍາດໃຫ້ T-TSC ປະມານເວລາຂອງ Grandmaster ຂອງມື້ (ToD) ປະສິດທິພາບ.

ຈຸດປະສົງ

ການທົດສອບເຫຼົ່ານີ້ຢືນຢັນການນໍາໃຊ້ Intel FPGA PAC N3000 ເປັນທາດ IEEE1588v2 ໃນ Open Radio Access Network (O-RAN). ເອກະສານນີ້ອະທິບາຍ:

• ທົດສອບການຕັ້ງຄ່າ
• ຂະບວນການຢັ້ງຢືນ
• ການປະເມີນປະສິດທິພາບຂອງກົນໄກໂມງໂປ່ງໃສໃນເສັ້ນທາງ FPGA ຂອງ Intel FPGA PAC N3000
• ປະສິດທິພາບ PTP ຂອງ Intel FPGA PAC N3000 ປະສິດທິພາບຂອງ Intel FPGA PAC N3000 ສະຫນັບສະຫນູນໂມງໂປ່ງໃສແມ່ນ
  ເມື່ອປຽບທຽບກັບ Intel FPGA PAC N3000 ໂດຍບໍ່ມີໂມງໂປ່ງໃສເຊັ່ນດຽວກັນກັບບັດ Ethernet XXV710 ອື່ນພາຍໃຕ້ສະພາບການຈະລາຈອນຕ່າງໆແລະການຕັ້ງຄ່າ PTP.

ຄຸນນະສົມບັດແລະຂໍ້ຈໍາກັດ

ຄຸນ​ນະ​ສົມ​ບັດ​ແລະ​ຂໍ້​ຈໍາ​ກັດ​ການ​ກວດ​ສອບ​ສໍາ​ລັບ​ການ​ສະ​ຫນັບ​ສະ​ຫນູນ Intel FPGA PAC N3000 IEEE1588v2 ມີ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• ຊອບແວ stack ໃຊ້: ໂຄງການ Linux PTP (PTP4l)
• ສະ​ຫນັບ​ສະ​ຫນູນ​ໂທລະ​ຄົມ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​files:
  •  1588v2 (ຄ່າເລີ່ມຕົ້ນ)
  • ກ .8265.1
  • ກ .8275.1
• ຮອງຮັບໂມງທາດ PTP ສອງຂັ້ນຕອນ.

ບໍລິສັດ Intel. ສະຫງວນລິຂະສິດທັງໝົດ. Intel, ໂລໂກ້ Intel, ແລະເຄື່ອງໝາຍ Intel ອື່ນໆແມ່ນເຄື່ອງໝາຍການຄ້າຂອງ Intel Corporation ຫຼືບໍລິສັດຍ່ອຍຂອງມັນ. Intel ຮັບປະກັນປະສິດທິພາບຂອງຜະລິດຕະພັນ FPGA ແລະ semiconductor ຂອງຕົນຕໍ່ກັບຂໍ້ມູນຈໍາເພາະໃນປະຈຸບັນໂດຍສອດຄ່ອງກັບການຮັບປະກັນມາດຕະຖານຂອງ Intel, ແຕ່ສະຫງວນສິດທີ່ຈະປ່ຽນແປງຜະລິດຕະພັນແລະການບໍລິການໄດ້ທຸກເວລາໂດຍບໍ່ມີການແຈ້ງການ. Intel ຖືວ່າບໍ່ມີຄວາມຮັບຜິດຊອບ ຫຼືຄວາມຮັບຜິດຊອບທີ່ເກີດຂຶ້ນຈາກແອັບພລິເຄຊັນ ຫຼືການນຳໃຊ້ຂໍ້ມູນ, ຜະລິດຕະພັນ, ຫຼືບໍລິການໃດໜຶ່ງທີ່ໄດ້ອະທິບາຍໄວ້ໃນນີ້ ຍົກເວັ້ນຕາມທີ່ໄດ້ຕົກລົງຢ່າງຈະແຈ້ງໃນລາຍລັກອັກສອນໂດຍ Intel. ລູກຄ້າ Intel ໄດ້ຮັບຄໍາແນະນໍາໃຫ້ໄດ້ຮັບສະບັບຫລ້າສຸດຂອງຂໍ້ມູນຈໍາເພາະຂອງອຸປະກອນກ່ອນທີ່ຈະອີງໃສ່ຂໍ້ມູນໃດໆທີ່ຈັດພີມມາແລະກ່ອນທີ່ຈະວາງຄໍາສັ່ງສໍາລັບຜະລິດຕະພັນຫຼືການບໍລິການ. *ຊື່ ແລະຍີ່ຫໍ້ອື່ນໆອາດຈະຖືກອ້າງວ່າເປັນຊັບສິນຂອງຄົນອື່ນ.

• ຮອງຮັບໂຫມດ multicast ສິ້ນສຸດເຖິງຈຸດສິ້ນສຸດ.
• ຮອງຮັບ PTP ຄວາມຖີ່ຂອງການແລກປ່ຽນຂໍ້ຄວາມເຖິງ 128 Hz.
  • ນີ້​ແມ່ນ​ຂໍ້​ຈໍາ​ກັດ​ຂອງ​ແຜນ​ການ​ກວດ​ສອບ​ແລະ​ການ​ຈ້າງ​ງານ Grandmaster​. ການຕັ້ງຄ່າ PTP ສູງກວ່າ 128 ແພັກເກັດຕໍ່ວິນາທີສໍາລັບຂໍ້ຄວາມ PTP ອາດຈະເປັນໄປໄດ້.
• ເນື່ອງຈາກຂໍ້ຈໍາກັດຂອງສະວິດ Cisco* Nexus* 93180YC-FX ທີ່ໃຊ້ໃນການຕັ້ງຄ່າການກວດສອບ, ຜົນໄດ້ຮັບການປະຕິບັດພາຍໃຕ້ເງື່ອນໄຂການຈາລະຈອນຂອງ iperf3 ຫມາຍເຖິງອັດຕາແລກປ່ຽນຂໍ້ຄວາມ PTP ຂອງ 8 Hz.
• ສະ​ຫນັບ​ສະ​ຫນູນ Encapsulation​:
  • ການຂົນສົ່ງຜ່ານ L2 (ອີເທີເນັດດິບ) ແລະ L3 (UDP/IPv4/IPv6)
    ໝາຍເຫດ: ໃນເອກະສານນີ້, ຜົນໄດ້ຮັບທັງຫມົດໃຊ້ການເຊື່ອມຕໍ່ Ethernet 25Gbps ດຽວ.

ເຄື່ອງມື ແລະເວີຊັ່ນໄດເວີ

ເຄື່ອງມື	ຮຸ່ນ
BIOS	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
ແກ່ນ	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
ຊຸດພັດທະນາແຜນການຂໍ້ມູນ (DPDK)	18.08
Intel C Compiler	19.0.3
ໄດເວີ Intel XL710 (ໄດເວີ i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
traffgen	Netsniff-ng 0.6.6 Toolkit

 IXIA ການທົດສອບການຈະລາຈອນ

ຊຸດທໍາອິດຂອງມາດຕະຖານການປະຕິບັດ PTP ສໍາລັບ Intel FPGA PAC N3000 ນໍາໃຊ້ການແກ້ໄຂ IXIA* ສໍາລັບການທົດສອບຄວາມສອດຄ່ອງຂອງເຄືອຂ່າຍແລະ PTP. ກ່ອງ chassis IXIA XGS2 ປະກອບມີບັດ IXIA 40 PORT NOVUS-R100GE8Q28 ແລະ IxExplorer ເຊິ່ງສະຫນອງການໂຕ້ຕອບແບບກາຟິກສໍາລັບການຕັ້ງຄ່າ virtual PTP Grandmaster ກັບ DUT (Intel FPGA PAC N3000) ໃນໄລຍະການເຊື່ອມຕໍ່ອີເທີເນັດໂດຍກົງ 25 Gbps. ແຜນຜັງບລັອກຂ້າງລຸ່ມນີ້ສະແດງໃຫ້ເຫັນເຖິງ topology ການທົດສອບເປົ້າຫມາຍສໍາລັບມາດຕະຖານທີ່ອີງໃສ່ IXIA. ຜົນໄດ້ຮັບທັງຫມົດນໍາໃຊ້ການຈະລາຈອນທີ່ສ້າງຂຶ້ນ IXIA ສໍາລັບການທົດສອບການຈະລາຈອນ ingress ແລະນໍາໃຊ້ເຄື່ອງມື trafgen ໃນ Intel FPGA PAC N3000 host ສໍາລັບການທົດສອບການຈະລາຈອນ egress, ບ່ອນທີ່ທິດທາງ ingress ຫຼື egress ແມ່ນສະເຫມີຈາກທັດສະນະຂອງ DUT (Intel FPGA PAC N3000. ) ເຈົ້າພາບ. ໃນທັງສອງກໍລະນີ, ອັດຕາການຈະລາຈອນສະເລ່ຍແມ່ນ 24 Gbps. ການຕິດຕັ້ງການທົດສອບນີ້ສະຫນອງລັກສະນະພື້ນຖານຂອງການປະຕິບັດ PTP ຂອງ Intel FPGA PAC N3000 ດ້ວຍກົນໄກ T-TC ທີ່ເປີດໃຊ້, ເຊັ່ນດຽວກັນກັບການປຽບທຽບມັນກັບຮູບພາບໂຮງງານທີ່ບໍ່ແມ່ນ TC Intel FPGA PAC N3000 ພາຍໃຕ້ ITU-T G.8275.1 PTP pro.file.

Topology ສໍາລັບ Intel FPGA PAC N3000 ການທົດສອບການຈະລາຈອນພາຍໃຕ້ IXIA Virtual Grandmaster

ຜົນການທົດສອບການຈະລາຈອນ IXIA

ການວິເຄາະຕໍ່ໄປນີ້ບັນທຶກການປະຕິບັດ PTP ຂອງ Intel FPGA PAC N3000 ທີ່ເປີດໃຊ້ TC ພາຍໃຕ້ສະພາບການຈະລາຈອນຂາເຂົ້າແລະຂາອອກ. ໃນພາກນີ້, PTP profile G.8275.1 ໄດ້ຖືກຮັບຮອງເອົາສໍາລັບການທົດສອບການຈະລາຈອນແລະການລວບລວມຂໍ້ມູນທັງຫມົດ.

ຂະໜາດຂອງ Master Offset

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຂະຫນາດຂອງການຊົດເຊີຍຕົ້ນສະບັບທີ່ສັງເກດເຫັນໂດຍລູກຄ້າສໍາລອງ PTP4l ຂອງເຈົ້າພາບ Intel FPGA PAC N3000 ເປັນຫນ້າທີ່ຂອງເວລາທີ່ຜ່ານໄປພາຍໃຕ້ການ ingress, egress ແລະ bidirectional traffic (ຜ່ານສະເລ່ຍຂອງ 24.4Gbps).

ຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍ (MPD)

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍ, ຕາມການຄິດໄລ່ໂດຍ PTP4 slave ທີ່ໃຊ້ Intel FPGA PAC N3000 ເປັນບັດການໂຕ້ຕອບເຄືອຂ່າຍ, ສໍາລັບການທົດສອບດຽວກັນກັບຮູບຂ້າງເທິງ. ໄລຍະເວລາທັງຫມົດຂອງການທົດສອບການຈະລາຈອນສາມຢ່າງແມ່ນຢ່າງຫນ້ອຍ 16 ຊົ່ວໂມງ.

ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ການວິເຄາະສະຖິຕິຂອງສາມການທົດສອບການຈະລາຈອນ. ພາຍໃຕ້ການໂຫຼດທີ່ໃກ້ຊິດກັບຄວາມອາດສາມາດຂອງຊ່ອງທາງ, ທາດ PTP4l ທີ່ໃຊ້ Intel FPGA PAC N3000 ຮັກສາໄລຍະການຊົດເຊີຍຂອງມັນໃຫ້ກັບ grandmaster virtual ຂອງ IXIA ພາຍໃນ 53 ns ສໍາລັບການທົດສອບການຈະລາຈອນທັງຫມົດ. ນອກຈາກນັ້ນ, ມາດຕະຖານ deviation ຂອງ master offset magnitude ແມ່ນຕ່ໍາກວ່າ 5 ns.

ລາຍລະອຽດສະຖິຕິກ່ຽວກັບການປະຕິບັດ PTP

G.8275.1 PTP Profile	ການຈະລາຈອນຂາເຂົ້າ (24Gbps)	ການຈະລາຈອນທາງລົບ (24Gbps)	ການຈະລາຈອນສອງທິດທາງ (24Gbps)
RMS	6.35 ນ	8.4 ນ	9.2 ນ
StdDev (ຂອງ abs(max) offset)	3.68 ນ	3.78 ນ	4.5 ນ
StdDev (ຂອງ MPD)	1.78 ນ	2.1 ນ	2.38 ນ
ຄ່າຊົດເຊີຍສູງສຸດ	36 ນ	33 ນ	53 ນ

 

ຕົວເລກຕໍ່ໄປນີ້ສະແດງເຖິງຂະໜາດຂອງ master offset ແລະຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍ (MPD), ພາຍໃຕ້ການທົດສອບການຈາລະຈອນແບບ bidirectional 16 ຊົ່ວໂມງ 24 Gbps ສໍາລັບ encapsulations PTP ທີ່ແຕກຕ່າງກັນ. ກຣາຟຊ້າຍໃນຕົວເລກເຫຼົ່ານີ້ຫມາຍເຖິງ PTP benchmarks ພາຍໃຕ້ການ encapsulation IPv4/UDP, ໃນຂະນະທີ່ການຫຸ້ມຫໍ່ຂໍ້ຄວາມ PTP ຂອງກາຟຂວາແມ່ນຢູ່ໃນ L2 (raw Ethernet). ການປະຕິບັດ PTP4l slave ແມ່ນຂ້ອນຂ້າງຄ້າຍຄືກັນ, ກໍລະນີຮ້າຍແຮງທີ່ສຸດຂອງການຊົດເຊີຍແມ່ບົດແມ່ນ 53 ns ແລະ 45 ns ສໍາລັບ IPv4 / UDP ແລະ L2 encapsulation, ຕາມລໍາດັບ. ຄ່າບ່ຽງເບນມາດຕະຖານຂອງການຊົດເຊີຍຂະໜາດແມ່ນ 4.49 ns ແລະ 4.55 ns ສໍາລັບ IPv4/UDP ແລະ L2 encapsulation, ຕາມລໍາດັບ.

ຂະໜາດຂອງ Master Offset

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຂະໜາດຂອງ master offset ພາຍໃຕ້ 24 Gbps bidirectional traffic, IPv4 (ຊ້າຍ) ແລະ L2 (ຂວາ) encapsulation, G8275.1 Profile.

ຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍ (MPD)

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍຂອງ Intel FPGA PAC N3000 host PTP4l slave ພາຍໃຕ້ 24 Gbps bidirectional traffic, IPv4 (ຊ້າຍ) ແລະ L2 (ຂວາ) encapsulation, G8275.1 Profile.

ຄຸນຄ່າຢ່າງແທ້ຈິງຂອງ MPD ບໍ່ແມ່ນຕົວຊີ້ບອກທີ່ຊັດເຈນຂອງຄວາມສອດຄ່ອງ PTP, ເນື່ອງຈາກວ່າມັນຂຶ້ນກັບສາຍຄວາມຍາວ, latency ເສັ້ນທາງຂໍ້ມູນແລະອື່ນໆ; ຢ່າງໃດກໍຕາມ, ການເບິ່ງການປ່ຽນແປງ MPD ຕ່ໍາ (2.381 ns ແລະ 2.377 ns ສໍາລັບກໍລະນີ IPv4 ແລະ L2, ຕາມລໍາດັບ) ເຮັດໃຫ້ມັນຊັດເຈນວ່າການຄິດໄລ່ PTP MPD ແມ່ນຖືກຕ້ອງຢ່າງຕໍ່ເນື່ອງໃນທົ່ວທັງສອງ encapsulations. ມັນກວດສອບຄວາມສອດຄ່ອງຂອງການປະຕິບັດ PTP ໃນທົ່ວທັງສອງຮູບແບບການຫຸ້ມຫໍ່. ການປ່ຽນແປງລະດັບຂອງ MPD ທີ່ຖືກຄິດໄລ່ໃນກາຟ L2 (ໃນຮູບຂ້າງເທິງ, ເສັ້ນສະແດງທີ່ຖືກຕ້ອງ) ແມ່ນຍ້ອນຜົນກະທົບທີ່ເພີ່ມຂຶ້ນຂອງການຈະລາຈອນທີ່ນໍາໃຊ້. ຫນ້າທໍາອິດ, ຊ່ອງທາງແມ່ນ idle (MPD rms ແມ່ນ 55.3 ns), ຫຼັງຈາກນັ້ນການຈະລາຈອນ ingress ຖືກນໍາໃຊ້ (ຂັ້ນຕອນທີ່ເພີ່ມຂຶ້ນທີສອງ, MPD rms ແມ່ນ 85.44 ns), ຕິດຕາມດ້ວຍການຈະລາຈອນ egress ພ້ອມກັນ, ສົ່ງຜົນໃຫ້ MPD ຄິດໄລ່ຂອງ 108.98 ns. ຕົວເລກຕໍ່ໄປນີ້ກວມເອົາຂະໜາດຂອງການຊົດເຊີຍແມ່ແບບ ແລະ MPD ທີ່ຄິດໄລ່ຂອງການທົດສອບການຈາລະຈອນແບບສອງທິດທາງທີ່ນຳໃຊ້ກັບທັງທາດ PTP4l ທີ່ໃຊ້ Intel FPGA PAC N3000 ທີ່ມີກົນໄກ T-TC, ເຊັ່ນດຽວກັນກັບອີກອັນໜຶ່ງທີ່ໃຊ້ Intel FPGA PACN3000 ໂດຍບໍ່ມີ TC. ການທໍາງານ. ການທົດສອບ T-TC Intel FPGA PAC N3000 (ສີສົ້ມ) ເລີ່ມຕົ້ນຈາກເວລາສູນ, ໃນຂະນະທີ່ການທົດສອບ PTP ທີ່ນໍາໃຊ້ທີ່ບໍ່ແມ່ນ TC Intel FPGA PAC N3000 (ສີຟ້າ) ເລີ່ມຕົ້ນປະມານ T = 2300 ວິນາທີ.

ຂະໜາດຂອງ Master Offset

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຂະໜາດຂອງ master offset ພາຍໃຕ້ການຈາລະຈອນ Ingress (24 Gbps), ໂດຍມີ ແລະບໍ່ມີການຮອງຮັບ TTC, G.8275.1 Profile.

ໃນຮູບຂ້າງເທິງ, ການປະຕິບັດ PTP ຂອງ TC-enabled Intel FPGA PAC N3000 ພາຍໃຕ້ການຈະລາຈອນແມ່ນຄ້າຍຄືກັນກັບທີ່ບໍ່ແມ່ນ TC Intel FPGA PAC N3000 ສໍາລັບ 2300 ວິນາທີທໍາອິດ. ປະສິດທິພາບຂອງກົນໄກ T-TC ໃນ Intel FPGA PAC N3000 ແມ່ນເນັ້ນໃສ່ໃນສ່ວນຂອງການທົດສອບ (ຫຼັງຈາກ 2300 ວິນາທີ) ບ່ອນທີ່ການໂຫຼດການຈະລາຈອນເທົ່າທຽມກັນຖືກນໍາໃຊ້ກັບການໂຕ້ຕອບຂອງບັດທັງສອງ. ເຊັ່ນດຽວກັນໃນຮູບຂ້າງລຸ່ມນີ້, ການຄິດໄລ່ MPD ແມ່ນສັງເກດເຫັນກ່ອນແລະຫຼັງຈາກການນໍາໃຊ້ການຈະລາຈອນໃນຊ່ອງທາງ. ປະສິດທິພາບຂອງກົນໄກ T-TC ໄດ້ຖືກເນັ້ນໃສ່ໃນການຊົດເຊີຍເວລາທີ່ຢູ່ອາໄສຂອງແພັກເກັດທີ່ເປັນການແພັກເກັດແພັກເກັດຜ່ານເສັ້ນທາງ FPGA ລະຫວ່າງ 25G ແລະ 40G MACs.

ຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍ (MPD)

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍຂອງ Intel FPGA PAC N3000 host PTP4l slave ພາຍໃຕ້ການຈາລະຈອນ Ingress (24 Gbps), ໂດຍມີ ແລະບໍ່ມີການຮອງຮັບ T-TC, G.8275.1 Profile.

ຕົວເລກເຫຼົ່ານີ້ສະແດງໃຫ້ເຫັນ servo algorithm ຂອງ PTP4l slave, ເນື່ອງຈາກການແກ້ໄຂເວລາທີ່ຢູ່ອາໄສຂອງ TC, ພວກເຮົາເຫັນຄວາມແຕກຕ່າງເລັກນ້ອຍໃນການຄິດໄລ່ການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍ. ດັ່ງນັ້ນ, ຜົນກະທົບຂອງການເຫນັງຕີງຊັກຊ້າກ່ຽວກັບການປະມານການຊົດເຊີຍຕົ້ນສະບັບແມ່ນຫຼຸດລົງ. ຕາຕະລາງຕໍ່ໄປນີ້ລາຍຊື່ການວິເຄາະທາງສະຖິຕິກ່ຽວກັບການປະຕິບັດ PTP, ເຊິ່ງລວມມີ RMS ແລະມາດຕະຖານ deviation ຂອງ master offset, ການບິດເບືອນມາດຕະຖານຂອງການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍ, ເຊັ່ນດຽວກັນກັບການຊົດເຊີຍແມ່ແບບທີ່ຮ້າຍແຮງທີ່ສຸດສໍາລັບ Intel FPGA PAC N3000 ທີ່ມີແລະບໍ່ມີ T- TC ສະຫນັບສະຫນູນ.

ລາຍລະອຽດສະຖິຕິກ່ຽວກັບການປະຕິບັດ PTP ພາຍໃຕ້ການຈາລະຈອນ Ingress

ການຈະລາຈອນຂາເຂົ້າ (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 ກັບ T-TC	Intel FPGA PAC N3000 ໂດຍບໍ່ມີ T-TC
RMS	6.34 ນ	40.5 ນ
StdDev (ຂອງ abs(max) offset)	3.65 ນ	15.5 ນ
StdDev (ຂອງ MPD)	1.79 ນ	18.1 ນ
ຄ່າຊົດເຊີຍສູງສຸດ	34 ນ	143 ນ

ການປຽບທຽບໂດຍກົງຂອງ Intel FPGA PAC N3000 ທີ່ຮອງຮັບ TC ກັບລຸ້ນທີ່ບໍ່ແມ່ນ TC
ສະແດງໃຫ້ເຫັນວ່າການປະຕິບັດ PTP ແມ່ນ 4x ຫາ 6x ຕ່ໍາກ່ຽວກັບສະຖິຕິໃດໆ
metrics (ກໍລະນີຮ້າຍແຮງທີ່ສຸດ, RMS ຫຼືມາດຕະຖານ deviation ຂອງຕົ້ນສະບັບຊົດເຊີຍ). ກໍລະນີຮ້າຍແຮງທີ່ສຸດ
master offset ສໍາລັບການຕັ້ງຄ່າ G.8275.1 PTP ຂອງ T-TC Intel FPGA PAC N3000 ແມ່ນ 34
ns ພາຍໃຕ້ສະພາບການຈະລາຈອນ ingress ຢູ່ໃນຂອບເຂດຈໍາກັດຂອງແບນວິດຊ່ອງ (24.4Gbps).

lperf3 ການທົດສອບການຈະລາຈອນ

ພາກນີ້ອະທິບາຍການທົດສອບ benchmarking ການຈະລາຈອນ iperf3 ເພື່ອປະເມີນປະສິດທິພາບ PTP ຂອງ Intel FPGA PAC N3000 ຕື່ມອີກ. ເຄື່ອງມື iperf3 ໄດ້ຖືກນໍາໃຊ້ເພື່ອເຮັດຕາມສະພາບການຈະລາຈອນທີ່ຫ້າວຫັນ. topology ເຄືອຂ່າຍຂອງດັດຊະນີການຈະລາຈອນ iperf3, ທີ່ສະແດງຢູ່ໃນຮູບຂ້າງລຸ່ມນີ້, ກ່ຽວຂ້ອງກັບການເຊື່ອມຕໍ່ຂອງສອງເຄື່ອງແມ່ຂ່າຍ, ແຕ່ລະຄົນໃຊ້ບັດ DUT (Intel FPGA PAC N3000 ແລະ XXV710), ກັບ Cisco Nexus 93180YC FX switch. ສະຫຼັບ Cisco ເຮັດໜ້າທີ່ເປັນໂມງຊາຍແດນ (T-BC) ລະຫວ່າງສອງຂ້າທາດ DUT PTP ແລະ Grandmaster Calnex Paragon-NEO.

Network Topology ສໍາລັບການທົດສອບການຈະລາຈອນ Intel FPGA PAC N3000 lperf3

ຜົນຜະລິດ PTP4l ໃນແຕ່ລະໂຮດ DUT ສະຫນອງການວັດແທກຂໍ້ມູນການປະຕິບັດ PTP ສໍາລັບແຕ່ລະອຸປະກອນສໍາລອງໃນການຕິດຕັ້ງ (Intel FPGA PAC N3000 ແລະ XXV710). ສໍາລັບການທົດສອບການຈະລາຈອນ iperf3, ເງື່ອນໄຂແລະການຕັ້ງຄ່າຕໍ່ໄປນີ້ໃຊ້ກັບກາຟທັງຫມົດແລະການວິເຄາະປະສິດທິພາບ:

• 17 Gbps ແບນວິດລວມຂອງການຈະລາຈອນ (ທັງ TCP ແລະ UDP), ບໍ່ວ່າຈະ egress ຫຼື ingress ຫຼື bidirectional ກັບ Intel FPGA PAC N3000.
• ການຫຸ້ມຫໍ່ IPv4 ຂອງແພັກເກັດ PTP, ເນື່ອງຈາກການຈໍາກັດການຕັ້ງຄ່າໃນສະວິດ Cisco Nexus 93180YC-FX.
• ອັດຕາແລກປ່ຽນຂໍ້ຄວາມ PTP ຈຳກັດຢູ່ທີ່ 8 ແພັກເກັດ/ວິນາທີ, ເນື່ອງຈາກການຈຳກັດການຕັ້ງຄ່າໃນສະວິດ Cisco Nexus 93180YC-FX.

perf3 ຜົນການທົດສອບການຈະລາຈອນ

ການວິເຄາະຕໍ່ໄປນີ້ບັນທຶກປະສິດທິພາບຂອງບັດ Intel FPGA PAC N3000 ແລະ XXV710, ທັງສອງເຮັດໜ້າທີ່ພ້ອມກັນເປັນບັດການໂຕ້ຕອບເຄືອຂ່າຍຂອງ PTP slaves (T-TSC) Calnex Paragon NEO Grandmaster ຜ່ານສະຫຼັບ T-BC Cisco.

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຂະຫນາດຂອງ master offset ແລະ MPD ໃນໄລຍະເວລາສໍາລັບສາມການທົດສອບການຈະລາຈອນທີ່ແຕກຕ່າງກັນໂດຍໃຊ້ Intel FPGA PAC N3000 ກັບບັດ T-TC ແລະ XXV710. ໃນທັງສອງບັດ, ການຈະລາຈອນສອງທິດທາງມີຜົນກະທົບທີ່ໃຫຍ່ທີ່ສຸດຕໍ່ການປະຕິບັດ PTP4l. ໄລຍະເວລາການທົດສອບການຈະລາຈອນແມ່ນຍາວ 10 ຊົ່ວໂມງ. ໃນຕົວເລກຕໍ່ໄປນີ້, ຫາງຂອງກາຟຫມາຍຈຸດໃນເວລາທີ່ການຈະລາຈອນຢຸດເຊົາແລະຂະຫນາດຂອງ PTP master offset ຫຼຸດລົງໃນລະດັບຕໍ່າ, ເນື່ອງຈາກຊ່ອງຫວ່າງ.

ຂະໜາດຂອງ Master Offset ສໍາລັບ Intel FPGA PAC N3000

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍສໍາລັບ Intel FPGA PAC N3000 ກັບ T TC, ພາຍໃຕ້ການ ingress, egress ແລະ bidirectional iperf3 traffic.

Mean Path Delay (MPD) ສໍາລັບ Intel FPGA PAC N3000

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍສໍາລັບ Intel FPGA PAC N3000 ກັບ T TC, ພາຍໃຕ້ການ ingress, egress ແລະ bidirectional iperf3 traffic.

Magnitude ຂອງ Master Offset ສໍາລັບ XXV710

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຂະໜາດຂອງ master offset ສໍາລັບ XXV710, ພາຍໃຕ້ການ ingress, egress ແລະ bidirectional iperf3 traffic.

Mean Path Delay (MPD) ສໍາລັບ XXV710

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍສໍາລັບ XXV710, ພາຍໃຕ້ການ ingress, egress ແລະ bidirectional iperf3 traffic.

ກ່ຽວກັບການປະຕິບັດ Intel FPGA PAC N3000 PTP, ການຊົດເຊີຍແມ່ແບບທີ່ຮ້າຍແຮງທີ່ສຸດພາຍໃຕ້ສະພາບການຈະລາຈອນໃດໆແມ່ນພາຍໃນ 90 ns. ໃນຂະນະທີ່ຢູ່ພາຍໃຕ້ສະພາບການຈະລາຈອນສອງທິດທາງດຽວກັນ, RMS ຂອງ Intel FPGA PAC N3000 master offset ແມ່ນ 5.6x ດີກວ່າບັດ XXV710.

	Intel FPGA PAC N3000			ບັດ XXV710
	ການຈະລາຈອນຂາເຂົ້າ10ກ	Egress Traffic 18G	ການຈະລາຈອນສອງທິດທາງ18ກ	ການຈະລາຈອນຂາເຂົ້າ18ກ	Egress Traffic 10G	ການຈະລາຈອນສອງທິດທາງ18ກ
RMS	27.6 ນ	14.2 ນ	27.2 ນ	93.96 ນ	164.2 ນ	154.7 ນ
StdDev(ຂອງ abs(max) offset)	9.8 ນ	8.7 ນ	14.6 ນ	61.2 ນ	123.8 ນ	100 ນ
StdDev (ຂອງ MPD)	21.6 ນ	9.2 ນ	20.6 ນ	55.58 ນ	55.3 ນ	75.9 ນ
ຄ່າຊົດເຊີຍສູງສຸດ	84 ນ	62 ນ	90 ນ	474 ນ	1,106 ນ	958 ນ

ໂດຍສະເພາະ, ການຊົດເຊີຍຕົ້ນສະບັບຂອງ Intel FPGA PAC N3000 ມີການບິດເບືອນມາດຕະຖານຕ່ໍາ,
ຢ່າງໜ້ອຍ 5x ໜ້ອຍກວ່າບັດ XXV710, ໝາຍເຖິງການປະມານ PTP ຂອງ
ໂມງ Grandmaster ແມ່ນມີຄວາມອ່ອນໄຫວຫນ້ອຍຕໍ່ກັບການ latency ຫຼືການປ່ຽນແປງສິ່ງລົບກວນພາຍໃຕ້ການຈະລາຈອນໃນ
Intel FPGA PAC N3000.
ເມື່ອປຽບທຽບກັບຜົນການທົດສອບການຈະລາຈອນ IXIA ໃນຫນ້າ 5, ຂະຫນາດທີ່ຮ້າຍແຮງທີ່ສຸດ
ການຊົດເຊີຍຕົ້ນສະບັບທີ່ມີ T-TC ເປີດໃຊ້ Intel FPGA PAC N3000 ປະກົດວ່າສູງກວ່າ. ນອກຈາກນັ້ນ
ຄວາມແຕກຕ່າງໃນ topology ເຄືອຂ່າຍແລະແບນວິດຂອງຊ່ອງທາງ, ນີ້ແມ່ນຍ້ອນ Intel
FPGA PAC N3000 ຖືກຈັບພາຍໃຕ້ G.8275.1 PTP profile (ອັດຕາການຊິ້ງຂໍ້ມູນ 16 Hz), ໃນຂະນະທີ່
ອັດຕາການຊິງຄ໌ຂໍ້ຄວາມໃນກໍລະນີນີ້ຖືກຈໍາກັດຢູ່ທີ່ 8 ຊຸດຕໍ່ວິນາທີ.

ຂະໜາດຂອງ Master Offset Comparison

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນເຖິງຂະໜາດຂອງການປຽບທຽບການຊົດເຊີຍຕົ້ນສະບັບພາຍໃຕ້ການຈາລະຈອນ iperf3 ສອງທິດທາງ.

ການປຽບທຽບຄວາມລ່າຊ້າຂອງເສັ້ນທາງສະເລ່ຍ (MPD).

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນການປຽບທຽບການຊັກຊ້າຂອງເສັ້ນທາງສະເລ່ຍພາຍໃຕ້ການຈະລາຈອນ iperf3 ສອງທິດທາງ.

ການປະຕິບັດ PTP ທີ່ດີກວ່າຂອງ Intel FPGA PAC N3000, ເມື່ອປຽບທຽບກັບບັດ XXV710, ຍັງໄດ້ຮັບການສະຫນັບສະຫນູນໂດຍ deviation ສູງຂຶ້ນຢ່າງເຫັນໄດ້ຊັດຂອງການຊັກຊ້າເສັ້ນທາງສະເລ່ຍ (MPD) ສໍາລັບ XXV710 ແລະ Intel FPGA PAC N3000 ໃນແຕ່ລະການທົດສອບການຈະລາຈອນເປົ້າຫມາຍ, ສໍາລັບ. ຕົວຢ່າງample bidirectional iperf3 ການຈະລາຈອນ. ບໍ່ສົນໃຈຄ່າສະເລ່ຍໃນແຕ່ລະກໍລະນີ MPD, ເຊິ່ງສາມາດແຕກຕ່າງກັນເນື່ອງຈາກເຫດຜົນຈໍານວນຫນຶ່ງ, ເຊັ່ນ: ສາຍ Ethernet ທີ່ແຕກຕ່າງກັນແລະ latency ຫຼັກທີ່ແຕກຕ່າງກັນ. ຄວາມແຕກຕ່າງທີ່ສັງເກດໄດ້ ແລະຄ່າເພີ່ມຂຶ້ນຂອງບັດ XXV710 ບໍ່ມີຢູ່ໃນ Intel FPGA PAC N3000.

RMS ຂອງ 8 ການປຽບທຽບການຊົດເຊີຍແມ່ບົດຕິດຕໍ່ກັນ

ສະຫຼຸບ

ເສັ້ນທາງຂໍ້ມູນ FPGA ລະຫວ່າງ QSFP28 (25G MAC) ແລະ Intel XL710 (40G MAC) ເພີ່ມຄວາມແພັກເກັດແພັກເກັດທີ່ປ່ຽນແປງໄດ້ເຊິ່ງສົ່ງຜົນກະທົບຕໍ່ຄວາມຖືກຕ້ອງໂດຍປະມານຂອງ PTP Slave. ການເພີ່ມການຮອງຮັບໂມງໂປ່ງໃສ (T-TC) ໃນ FPGA soft logic ຂອງ Intel FPGA PAC N3000 ສະຫນອງການຊົດເຊີຍຂອງ packet latency ນີ້ໂດຍການເພີ່ມເວລາທີ່ຢູ່ອາໄສຂອງຕົນໃນພາກສະຫນາມການແກ້ໄຂຂໍ້ຄວາມ PTP encapsulated. ຜົນໄດ້ຮັບຢືນຢັນວ່າກົນໄກ T-TC ປັບປຸງການປະຕິບັດຄວາມຖືກຕ້ອງຂອງທາດ PTP4l.

ນອກຈາກນີ້, ຜົນໄດ້ຮັບການທົດສອບການຈະລາຈອນ IXIA ໃນຫນ້າ 5 ສະແດງໃຫ້ເຫັນວ່າການສະຫນັບສະຫນູນ T-TC ໃນເສັ້ນທາງຂໍ້ມູນ FPGA ເສີມຂະຫຍາຍການປະຕິບັດ PTP ຢ່າງຫນ້ອຍ 4x, ເມື່ອປຽບທຽບກັບ Intel FPGA PAC N3000 ໂດຍບໍ່ມີການສະຫນັບສະຫນູນ T-TC. Intel FPGA PAC N3000 ກັບ T-TC ສະເຫນີການຊົດເຊີຍແມ່ແບບທີ່ຮ້າຍແຮງທີ່ສຸດຂອງ 53 ns ພາຍໃຕ້ການໂຫຼດການຈະລາຈອນ ingress, egress ຫຼື bidirectional ຢູ່ໃນຂອບເຂດຈໍາກັດຂອງຄວາມອາດສາມາດຊ່ອງ (25 Gbps). ດັ່ງນັ້ນ, ດ້ວຍການສະຫນັບສະຫນູນ T-TC, ການປະຕິບັດ Intel FPGA PAC N3000 PTP ແມ່ນມີຄວາມຖືກຕ້ອງຫຼາຍແລະມີຄວາມສ່ຽງຫນ້ອຍທີ່ຈະມີການປ່ຽນແປງສິ່ງລົບກວນ.

ໃນ lperf3 Traffic Test ໃນຫນ້າ 10, ການປະຕິບັດ PTP ຂອງ Intel FPGA PAC N3000 ທີ່ມີ T-TC ເປີດໃຊ້ແມ່ນປຽບທຽບກັບບັດ XXV710. ການທົດສອບນີ້ໄດ້ຈັບຂໍ້ມູນ PTP4l ສໍາລັບທັງສອງໂມງສໍາລອງພາຍໃຕ້ການຈາລະຈອນ ingress ຫຼື egress ທີ່ແລກປ່ຽນລະຫວ່າງສອງ host ຂອງ Intel FPGA PAC N3000 ແລະ XXV710 card. ການຊົດເຊີຍແມ່ແບບທີ່ຮ້າຍແຮງທີ່ສຸດທີ່ສັງເກດເຫັນໃນ Intel FPGA PAC N3000 ແມ່ນຢ່າງຫນ້ອຍ 5x ຕ່ໍາກວ່າບັດ XXV710. ນອກຈາກນີ້, ການບິດເບືອນມາດຕະຖານຂອງການຊົດເຊີຍທີ່ຈັບໄດ້ຍັງພິສູດວ່າການສະຫນັບສະຫນູນ T-TC ຂອງ Intel FPGA PAC N3000 ຊ່ວຍໃຫ້ການປະມານຂອງໂມງຂອງ Grandmaster ໄດ້ລຽບກວ່າ.

ເພື່ອກວດສອບປະສິດທິພາບ PTP ຂອງ Intel FPGA PAC N3000 ຕື່ມອີກ, ທາງເລືອກການທົດສອບທີ່ມີທ່າແຮງປະກອບມີ:

• ການກວດສອບພາຍໃຕ້ PTP pro ທີ່ແຕກຕ່າງກັນfiles ແລະອັດຕາຂໍ້ຄວາມສໍາລັບຫຼາຍກວ່າຫນຶ່ງເຊື່ອມຕໍ່ອີເທີເນັດ.
• ການປະເມີນຜົນຂອງການທົດສອບການຈະລາຈອນ lperf3 ໃນຫນ້າ 10 ດ້ວຍການປ່ຽນແບບພິເສດທີ່ຊ່ວຍໃຫ້ອັດຕາຂໍ້ຄວາມ PTP ສູງຂຶ້ນ.
• ການປະເມີນການເຮັດວຽກຂອງ T-SC ແລະຄວາມຖືກຕ້ອງຂອງເວລາ PTP ພາຍໃຕ້ G.8273.2 ການທົດສອບຄວາມສອດຄ່ອງ.

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບການທົດສອບ IEEE 1588 V2

 

ເອກະສານ ຮຸ່ນ	ການປ່ຽນແປງ
2020.05.30	ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.

 

ເອກະສານ / ຊັບພະຍາກອນ

intel FPGA ບັດເລັ່ງໂຄງການ N3000 [pdf] ຄູ່ມືຜູ້ໃຊ້ ບັດເລັ່ງໂປຣແກມ FPGA, N3000, ບັດເລັ່ງໂປຣແກມ N3000, ບັດເລັ່ງໂປຣແກມ FPGA N3000, FPGA, IEEE 1588 V2 Test

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້